參數(shù)資料
型號(hào)： PNX9520E
廠商： NXP Semiconductors N.V.
元件分類： 數(shù)字信號(hào)處理
英文描述： Connected media processor
封裝： PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1<Always Pb-free,;PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1
文件頁(yè)數(shù)： 515/828頁(yè)
文件大小： 3775K
代理商： PNX9520E
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NXP Semiconductors
PNX15xx/952x Series
Volume 1 of 1
Chapter 18: SPDIF Input
PNX15XX_PNX952X_SER_N_4
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 4.0 — 03 December 2007
18-562
3.
Operation
3.1 Clock Programming
3.1.1
SPDIF Input Clock Domains
The SPDIF Input module operates using two clock domains. From Figure 1, the
SPDIF receiver, decoder and DMA unit use an oversampling clock. The oversampling
clock frequency is software selectable via the chip central clocking function. The
registers blocks use a dtl_mmio clock and resynchronize what’s needed into SPDIF
receiver oversampling clock
The source input stream is oversampled by the SPDIF receiver and a representation
of the bi-phase data bitstream is produced along with a separate internal 64
Fs
bitclock. The oversampling clock used to sample the input stream is a low jitter,
divided form of the system PLL clock. The frequency of the oversampling clock must
be within a certain frequency range described by the following equation
.
(15)
where
Fs is the incoming sample rate. Factors affecting this frequency range are
beyond the scope of this document.
To guarantee error free capture for all sample rates, the oversampling frequency
Fosclk must be set to a nominal value. The SPDIF receivers’ internal oversampling
clock frequency can be programmed by selecting a clock divider setting in the central
clock functional block (see Chapter 5 The Clock Module for oversampling clock
programming details). The divider selections and clocks that are produced are shown
3.1.2
SPDIF Receiver Sample Rate Tolerance and IEC60958
Three levels of sampling frequency accuracy are specied in the IEC60958
document. The SPDIF receiver will achieve lock onto a level III signal (
variable pitch
shift of +/- 12.5% of Fs) with respect to all the standard sampling frequencies; 32 kHz,
44.1 kHz and 48 kHz as well as the higher 96 kHz. For this design, the SPDIF
receiver is classied as a level III compliant receiver.
3.1.3
SPDIF Input Receiver Jitter Tolerance
The maximum tolerable input jitter of the SPDIF Input receiver is described by the
equation
(16)
Table 1: SPDIF Input Oversampling Clock Value Settings
Input Audio Sample
Rate: fs (kHz)
Central PLL Base
Frequency (64x27 MHz)/4
Central Clock
Divider n
Fosclk: Oversampling
Clock freq (MHz)
96
432 MHz
3
144.00
32.0, 44.1 and 48.0
432 MHz
6
72.0
1220Fs
Fosclk
2400Fs
≤≤
Tmax jitter
()
0.13
1
128Fs
---------------
×
˙
±
=
相關(guān)PDF資料
PDF描述
POE-A CERAMIC RESONATORS
POE-B CERAMIC RESONATORS
POS-50 VCO, 25 MHz - 50 MHz
POS-ED5319/1 VCO, 75 MHz - 114 MHz
PP156TWRG4-6VAC-W12 DUAL COLOR LED, RED/GREEN, 4 mm
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PNX9520E/N1/S422,5 制造商:NXP Semiconductors 功能描述:- Tape and Reel
PNY CARRYING CHARGE 制造商:PNY Technologies 功能描述:PNY CARRYING CHARGE - Virtual or Non-Physical Inventory (Software & Literature)
PNY-05015 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS
PNY-07006 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS
PNY-12206 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS
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