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參數(shù)資料
| 型號： | PNX9520E |
| 廠商： | NXP Semiconductors N.V. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Connected media processor |
| 封裝： | PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1<Always Pb-free,;PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1 |
| 文件頁數(shù)： | 163/828頁 |
| 文件大小： | 3775K |
| 代理商： | PNX9520E |
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NXP Semiconductors
PNX15xx/952x Series
Volume 1 of 1
Chapter 7: PCI-XIO Module
PNX15XX_PNX952X_SER_N_4
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 4.0 — 03 December 2007
7-245
Offset 0x04 0024
PCI_Base2_hi
31:21
pci_base2_hi
R/W
0
For internal address decoding: high bar of second aperture for
external PCI access (up to but not including). This register affects
the decode and routing of the bus controllers. It should not be relied
on as stable for 10 clocks after writing. It is recommended the
PCI_Base2_lo be initialized before the PCI_Base2_hi to avoid a
potentially large segment of address space being temporarily
allocated to PCI space. The PCI_Base2 aperture may be declared
as a internal view of PCI IO space or as PCI memory space. See
pci_io register for more information.
20:0
Reserved
R
0
Offset 0x04 0028
Read Data Lifetime Timer
31:16
Unused
-
15:0
read_lifetime
R/W
8000
This register is the amount of time (in PCI clocks) the PCI will hold a
piece of data exclusively for an external PCI master. The timer is
initiated when the PCI can not complete the requested read in 16
clock cycles and issues a retry.
Offset 0x04 002C
General Purpose PCI Master (GPPM) Address
31:0
gppm_addr
R/W
0
This register will be written with the address for the single data
phase cycle to be issued on the PCI bus. It will accept only 32-bit
writes. When issuing type 0 conguration transactions, the device
number (bits [15:11]) is expanded to bits [31:11] on the PCI bus as
dened in the PCI 2.2 spec.
Offset 0x04 0030
General Purpose PCI Master (GPPM) Write Data
31:0
gppm_wdata
R/W
0
This register will be written with the data for the single data phase
cycle to be issued on the PCI bus. This register will accept any size
write.
Offset 0x04 0034
General Purpose PCI Master (GPPM) Read Data
31:0
gppm_rdata
R
0
This register will hold data from the selected target after completion
of the read.
Offset 0x04 0038
General Purpose PCI Master (GPPM) Control
31:11
Reserved
R
0
10
gppm_done
R
0
1 = cycle has completed. This bit can also be viewed in the
gppm_status register. Write to register 0x40FC8 to clear.
9
init_pci_cycle
R/W
0
1 = initiate a PCI single data phase transaction on the PCI bus with
address “gppm_addr” and data “gppm_data.”
8
Reserved
R
0
7:4
gppm_cmd
R/W
0
Command to be used with PCI cycle. Acceptable commands to use
in the command eld include IO read, IO write, memory Read,
memory Write, conguration read and interrupt acknowledge. If
conguration management is enabled, conguration write may be
used.
3:0
gppm_ben
R/W
0
Byte enables to be used with PCI cycle
Offset 0x04 003C
Unlock Register
31:16
Reserved
R
0
Table 8: Registers Description
Bit
Symbol
Acces
s
Value
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| POE-A | CERAMIC RESONATORS |
| POE-B | CERAMIC RESONATORS |
| POS-50 | VCO, 25 MHz - 50 MHz |
| POS-ED5319/1 | VCO, 75 MHz - 114 MHz |
| PP156TWRG4-6VAC-W12 | DUAL COLOR LED, RED/GREEN, 4 mm |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PNX9520E/N1/S422,5 | 制造商:NXP Semiconductors 功能描述:- Tape and Reel |
| PNY CARRYING CHARGE | 制造商:PNY Technologies 功能描述:PNY CARRYING CHARGE - Virtual or Non-Physical Inventory (Software & Literature) |
| PNY-05015 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
| PNY-07006 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
| PNY-12206 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
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