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參數(shù)資料
| 型號： | PNX9520E |
| 廠商： | NXP Semiconductors N.V. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Connected media processor |
| 封裝： | PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1<Always Pb-free,;PNX9520E/N1<SOT795-1 (BGA456)|<<http://www.nxp.com/packages/SOT795-1.html<1 |
| 文件頁數(shù)： | 266/828頁 |
| 文件大?。?/td> | 3775K |
| 代理商： | PNX9520E |
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NXP Semiconductors
PNX15xx/952x Series
Volume 1 of 1
Chapter 9: DDR Controller
PNX15XX_PNX952X_SER_N_4
NXP B.V. 2007. All rights reserved.
Product data sheet
Rev. 4.0 — 03 December 2007
9-338
2
DDR_HALVE_WIDTH
R/W
0
‘0’: The complete “dq” bus of the DDR interface is used.
‘1’: Only the lower halve of the data bus of the DDR interface is
used. Only DDR data bits “MM_DATA[15:0]” are in use.
1
SPEC_AUTO_PR
R/W
0
‘0’: Speculative auto precharge is off.
‘1’: Speculative auto precharge is on.
0
START
R/W
0
‘1’: Start DDR controller. When started, controller will return the
start bit to ‘0’.
Offset 0x06 5004
DDR_DEF_BANK_SWITCH
Note: Addressing modes 2048_MODE, 1024_MODE, and the interleaving mode dened by the BANK_SWITCH eld are
mutually exclusive. Setting 2048_MODE to ‘1’ sets the IP_2031 into 2048 byte stride mode, and makes the values of
1024_MODE and BANK_SWITCH “don’t cares” for the IP_2031. When 2048_MODE is ‘0’ and 1024_MODE is ‘1’, the
IP_2031 is set into 1024 byte stride mode, which makes the value of BANK_SWITCH a “don’t care” for the IP_2031.
31:4
Unused
R
-
These bits should be ignored when read and written as 0s.
3:0
BANK_SWITCH
R/W
3
Switch banks every 2^BANK_SWITCH columns (each column has
a width of 4 bytes). For 32-byte interleaving set this value equal to
0x3. For full page/row interleaving set this value equal to the column
width value. Only the following values are supported:
0x3, 0x4, 0x5, 0x6, 0x7, 0x8, 0x9, 0xa, and 0xb.
Recommended value is 3.
Offset 0x06 5008
AUTO_HALT_LIMIT
31
PON
R/W
0
Controls PON signal of the SSTL_2 PADs:
‘1’: May be set to ‘1’ when the DDR devices are sent into self-
refresh mode, i.e. after a HALT command.
‘0’: Normal operation: must be set back to ‘0’ before enabling again
the DDR devices, i.e. before the UNHALT command.
30:0
LIMIT
R/W
-
After LIMIT amount of IP_2031 idle cycles, automatic halt kicks in.
The address locations of the DDR memory ranks are determined by registers RANK0_ADDR_LO, RANK0_ADDR_HI, and
RANK1_ADDR_HI. Addresses in [RANK0_ADDR_LO, RANK0_ADDR_HI] are directed to rank 0, addresses in
[RANK0_ADDR_HI, RANK1_ADDR_HI] are directed to rank 1. Addresses outside the two ranks are said to cause an
address error.
Offset 0x06 5010
RANK0_ADDR_LO
31:0
ADDR_LO
R/W
0x0000
0000
Address at which the DDR rank 0 address space starts.
Offset 0x06 5014
RANK0_ADDR_HI
31:0
ADDR_HI
R/W
0xFFFF
FFFF
Address at which the DDR rank 0 address space ends.
Offset 0x06 5018
RANK1_ADDR_HI
31:0
ADDR_HI
R/W
0xFFFF
FFFF
Address at which the DDR rank 1 address space ends.
Dimension of DDR Memories
Offset 0x06 5080
DDR_MR
31:13
Unused
R
-
These bits should be ignored when read, and written as 0’s.
Table 9: Register Description
Bit
Symbol
Access
Value
Description
相關PDF資料 |
PDF描述 |
|---|---|
| POE-A | CERAMIC RESONATORS |
| POE-B | CERAMIC RESONATORS |
| POS-50 | VCO, 25 MHz - 50 MHz |
| POS-ED5319/1 | VCO, 75 MHz - 114 MHz |
| PP156TWRG4-6VAC-W12 | DUAL COLOR LED, RED/GREEN, 4 mm |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PNX9520E/N1/S422,5 | 制造商:NXP Semiconductors 功能描述:- Tape and Reel |
| PNY CARRYING CHARGE | 制造商:PNY Technologies 功能描述:PNY CARRYING CHARGE - Virtual or Non-Physical Inventory (Software & Literature) |
| PNY-05015 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
| PNY-07006 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
| PNY-12206 | 制造商:PMI 制造商全稱:PMI 功能描述:OFF-LINE SWITCH MODE TINY SWITCH TRANSFORMERS |
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