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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 247/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
Preliminary User’s Manual S14767EJ1V0UM00
247
3.4.5.5 SDRAM Precharge Timing Register (SDPTR)
The SDRAM Precharge Timing Register “SDPTR” is read-write and word aligned 32bit register. SDPTR is used to
set the Precharge Timing for the SDRAM Controller. SDPTR is initialized to 142H at reset and contains the following
fields:
Bits
Field
Description
Precharge command -> Active command timing (t
RP
):
1:0
PAT
00 = 2clock
01 = 3clock
10 = 4clock(default)
11 = reserved
66MHz: 30.3ns
66MHz: 45.5ns
66MHz: 60.6ns
100MHz: 20ns
100MHz: 30ns
100MHz: 40ns
3:2
Reserved
Hardwired to 0.
Active command -> Precharge command timing (t
RAS
):
6:4
APT
000 = 4clock
001 = 5clock
010 = 6clock
011 = 7clock
100 = 8clock(default)
101 = reserved
110 = reserved
111 = reserved
66MHz: 60.6ns
66MHz: 75.7ns
66MHz: 90.9ns
66MHz: 106.0ns
66MHz: 121.2ns
100MHz: 40ns
100MHz: 50ns
100MHz: 60ns
100MHz: 70ns
100MHz: 80ns
7
Reserved
Hardwired to 0.
Input data -> Precharge command timing (t
DPL
):
8
DPL
0 = 1clock
1 = 2clock(default)
66MHz: 15.2ns
66MHz: 30.3ns
100MHz: 10ns
100MHz: 20ns
31:9
Reserved
Hardwired to 0.
3.4.5.6 SDRAM Refresh Mode Register (SDRMR)
The SDRAM Refresh Mode Register “SDRMR” is read-write and word aligned 32bit register. SDRMR is used to
initialize the SDRAM Refresh Controller. SDRMR is initialized to 0000_0200H at reset and contains the following
fields:
Bits
Field
Description
15:0
RCSET
Reload value for SDRAM Refresh Timer Counter.
This value, in system clock ticks, is automatically reloaded into the Refresh timer counter after the
counter reached zero. The Refresh timer counter counts down from this value. Thus, time of the count
cycle corresponds to 1 plus this filed value. The default value (200H = 512) is the refresh rate for an
SDRAM chip that requires 4096 refresh cycle every 32ms (ex. one refresh every 7.8125us) for system
clock running at 66MHz. This is very conservative but it allows for successful boot, after which the
reload value can be increased. RCSET[7:0] is hardwired to 0, thus the timer value less than 100H
cannot set this field. If such value is set into this field, the default value “200H” is automatically loaded.
31:16
Reserved
Hardwired to 0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
| μPG132G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
| μPG137GV | L-Band SPDT Switch(單刀雙擲開關(guān)) |
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參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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