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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 117/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
Preliminary User’s Manual S14767EJ1V0UM00
117
2.4.2 Branch delay
During a V
R
4120A's pipeline operation, a one-cycle branch delay occurs when:
Target address is calculated by a Jump instruction
Branch condition of branch instruction is met and then logical operation starts for branch-destination
comparison
The instruction location following the Jump/Branch instruction is called a branch delay slot.
The instruction address generated at the EX stage in the Jump/Branch instruction are available in the IF stage, two
instructions later. In MIPS III instruction mode, branch delay is two cycles. One instruction in the branch delay slot is
executed, except for likely instruction.
Figure 2-16 illustrates the branch delay and the location of the branch delay slot during MIPS III instruction mode.
Figure 2-16. Branch Delay (In MIPS III Instruction Mode)
(Branch delay slot)
Target
Branch
Branch delay
PCycle
IF
RF
EX
DC
WB
IF
RF
EX
DC
WB
IF
RF
EX
DC
WB
In the MIPS16 instruction mode, 3 branch delay cycles occur. If the branch condition of the branch instruction is
satisfied, the instruction in the delay slot is discarded.
Figure 2-17 shows the image of branch delay in the MIPS16 instruction mode and the location of the branch delay
slot.
Figure 2-17. Branch Delay (In MIPS16 Instruction Mode)
Target
Branch
Branch delay
PCycle
IF
IT
EX
DC
WB
IF
EX
DC
WB
RF
IT
RF
IF
IT
EX
DC
WB
RF
(Branch delay slot)
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