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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁(yè)數(shù)： | 231/671頁(yè) |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
Preliminary User’s Manual S14767EJ1V0UM00
231
3.2.2.6 NMI Mask Register (S_NMR)
The NMI Mask Register “S_NMR” is read-write and word aligned 32bit register. S_NMR enables NMI for each
corresponding incident. A Enable bit, which locates in the same bit location to a corresponding bit in S_NSR, controls
interruption triggered by the incident. If a bit of this register is reset to zero, the corresponding bit of the S_NSR is
disabled. If it is set to 1, the corresponding bit is enabled. When the enable bit is reset and the bit in S_NSR is set,
System Controller assert interruption signal to interrupt V
R
4120A. S_NMR is initialized to 0 at reset and contains the
following fields:
Bits
Field
Description
0
CBERRE
CPU Bus Error enable.
1 = enable.
0 = disable.
1
IBERRE
IBUS Bus Error.
1 = enable.
0 = disable.
2
ITERRE
IBUS Timeout Error.
1 = enable
0 = disable
3
MAERRE
Memory Address Error.
1 = enable
0 = disable
4
EXTNMIE
External NMI.
1 = enable
0 = disable
5
IRERRE
Illegal Internal Register Access Error.
1 = enable
0 = disable
31:6
Reserved
Hardwired to 0.
3.2.2.7 Version register (S_VER)
The Version Register “S_VER” is read-only and word aligned 32bit register. Version Register shows version
number of the
μ
PD98501. S_VER is initialized to 100H at reset and contains the following fields:
Bits
Field
Description
7:0
MINOR
Minor revision. Hardwired to 00H.
15:8
MAJOR
Major revision. Hardwired to 01H.
31:16
Reserved
Hardwired to 0.
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