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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 237/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
Preliminary User’s Manual S14767EJ1V0UM00
237
3.3 CPU Interface
The System Controller provides the direct interface for the V
R
4120A using the 32bit SysAD Bus operated at
100MHz or 66MHz.
3.3.1 Overview
Connects directly to the V
R
4120A CPU bus “SysAD bus”.
Supports all V
R
4120A bus cycles at 66MHz or 100MHz.
Supports only data rate D.
Supports only sequential ordering.
4word (16byte) x 4entry Write command buffer.
Little-Endian or Big-Endian byte order.
3.3.2 Data rate control
The CPU-to-System Controller data rate is programmable in the EP field (bits 27:24) of the CPU’s Configuration
Register. The controller supports only data rate D.
3.3.3 Address decoding
The controller latches the address on the SysAD bus. It then decodes the address and SysCmd signals to
determine the transaction type. Ten address ranges can be decoded:
One range for External Boot PROM or FLASH.
One range for External SDRAM.
One range for System Controller’s internal configuration registers.
Boot PROM/FLASH is mapped according to its size. System Controller’s internal registers are fixed at base
address 1000_0000H, to allow the V
R
4120A to access them during boot, before they have been configured. All other
decode ranges are programmable.
3.3.4 Endian conversion
The BE bit in the CPU’s Configuration Register specifies the CPU’s byte ordering at reset. BE=0 configures little-
endian order, BE=1 configures big-endian order. CPU interface of the system controller supports either big- or little-
endian byte ordering on the SysAd bus by using Endian Converter. All of the other interfaces in the System Controller
operate only in little-endian mode.
When the CPU is operated in the big-endian mode(external BIG-pin is HIGH), the System Controller provides the
two endian conversion method controlled by external ENDCEN-pin. If ENDCEN-pin is LOW, the System Controller
performs the data swap on the SysAD Bus (see Endian Translation Table for data swap mode). If ENDCEN-pin is
HIGH, The System Controller performs the address swap on the SysAD Bus(the detail is described in the Endian
Transfer Table for the address swap mode).
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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