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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 202/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
202
Preliminary User’s Manual S14767EJ1V0UM00
(2) Supervisor expanded addressing mode
When the Status register’s SX bit has been set, the MIPS III operation code can be used when in supervisor
mode and an expanded TLB miss exception vector is used when a TLB miss occurs for the supervisor address.
(3) User expanded addressing mode
When the Status register’s UX bit has been set, the MIPS III operation code can be used when in user mode, and
an expanded TLB miss exception vector is used when a TLB miss occurs for the user address. When this bit is
cleared, the MIPS I and II operation codes can be used, as can 32-bit virtual addresses.
2.7.3.3 Reverse endian
When the Status register’s RE bit has been set, the endian ordering is reversed to adopt the user software’s
perspective. However, the RE bit of the Status register must be set to 0 since the V
R
4120A supports the little-endian
order only.
2.7.3.4 Bootstrap exception vector (BEV)
The BEV bit is used to generate an exception during operation testing (diagnostic testing) of the cache and main
memory system. This bit is automatically set to 1 after reset or NMI exception.
When the Status register’s BEV bit has been set, the address of the TLB miss exception vector is changed to the
virtual address 0xFFFF FFFF BFC0 0200 and the ordinary execution vector is changed to address 0xFFFF FFFF
BFC0 0380.
When the BEV bit is cleared, the TLB miss exception vector’s address is changed to 0xFFFF FFFF 8000 0000 and
the ordinary execution vector is changed to address 0xFFFF FFFF 8000 0180.
2.7.3.5 Cache error check
The Status register’s CE bit has no meaning because the V
R
4120A does not support cash parity.
2.7.3.6 Parity error prohibit
When the Status register’s DE bit has been set, the processor does not issue any cache parity error exceptions.
2.7.3.7 Interrupt enable (IE)
When the Status register’s IE bit has been cleared, no interrupts can be received except for reset interrupts and
nonmaskable interrupts.
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PDF描述 |
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