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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁(yè)數(shù)： | 16/671頁(yè) |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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16
Preliminary User’s Manual S14767EJ1V0UM00
LIST OF FIGURES (1/6)
Figure No.
Title
Page
1-1 Examples of the
μ
PD98501 System Configuration...............................................................................................26
1-2 Block Diagram of the
μ
PD98501...........................................................................................................................27
1-3 Block Diagram of V
R
4120A RISC Processor.........................................................................................................28
1-4 Block Diagram of IBUS .........................................................................................................................................29
1-5 Block Diagram of System Controller .....................................................................................................................30
1-6 Block Diagram of ATM Cell Processor..................................................................................................................31
1-7 Block Diagram of Ethernet Controller....................................................................................................................32
1-8 Block Diagram of USB Controller..........................................................................................................................33
1-9 Memory Map.........................................................................................................................................................51
1-10 Reset Configuration ............................................................................................................................................52
1-11 Interrupt Signal Connection.................................................................................................................................53
1-12 Block Diagram of Clock Control Unit...................................................................................................................54
2-1 V
R
4120A Core Internal Block Diagram..................................................................................................................55
2-2 V
R
4120A Registers ...............................................................................................................................................57
2-3 CPU Instruction Formats (32-bit Length Instruction).............................................................................................58
2-4 CPU Instruction Formats (16-bit Length Instruction).............................................................................................59
2-5 Little-Endian Byte Ordering in Word Data.............................................................................................................60
2-6 Little-Endian Byte Ordering in Double Word Data.................................................................................................60
2-7 Misaligned Word Accessing (Little-Endian)...........................................................................................................61
2-8 CP0 Registers.......................................................................................................................................................62
2-9 MIPS III ISA CPU Instruction Formats ..................................................................................................................66
2-10 Pipeline Stages (MIPS III Instruction Mode)......................................................................................................112
2-11 Instruction Execution in the Pipeline .................................................................................................................113
2-12 Pipeline Stages (MIPS16 Instruction Mode)......................................................................................................113
2-13 Instruction Execution in Pipeline (MIPS16 Instruction Mode)............................................................................114
2-14 Pipeline Activities (MIPS III)...............................................................................................................................115
2-15 Pipeline Activities (MIPS16)..............................................................................................................................116
2-16 Branch Delay (In MIPS III Instruction Mode).....................................................................................................117
2-17 Branch Delay (In MIPS16 Instruction Mode).....................................................................................................117
2-18 ADD Instruction Pipeline Activities (In MIPS III Instruction Mode).....................................................................119
2-19 ADD Instruction Pipeline Activities (In MIPS16 Instruction Mode).....................................................................119
2-20 JALR Instruction Pipeline Activities (In MIPS III Instruction Mode) ...................................................................120
2-21 JALR Instruction Pipeline Activities (In MIPS16 Instruction Mode) ...................................................................120
2-22 BEQ Instruction Pipeline Activities (In MIPS III Instruction Mode).....................................................................121
2-23 BEQ Instruction Pipeline Activities (In MIPS16 Instruction Mode).....................................................................121
2-24 TLT Instruction Pipeline Activities .....................................................................................................................122
2-25 LW Instruction Pipeline Activities (In MIPS III Instruction Mode).......................................................................123
2-26 LW Instruction Pipeline Activities (In MIPS16 Instruction Mode).......................................................................123
2-27 SW Instruction Pipeline Activities (In MIPS III Instruction Mode) ......................................................................124
2-28 SW Instruction Pipeline Activities (In MIPS16 Instruction Mode) ......................................................................124
2-29 Relationship among Interlocks, Exceptions, and Faults....................................................................................125
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