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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁(yè)數(shù)： | 18/671頁(yè) |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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18
Preliminary User’s Manual S14767EJ1V0UM00
LIST OF FIGURES (3/6)
Figure No.
Title
Page
2-72 ErrorEPC Register Format (When MIPS16 ISA Is Enabled).............................................................................176
2-73 Common Exception Handling............................................................................................................................195
2-74 TLB/XTLB Refill Exception Handling.................................................................................................................197
2-75 Cold Reset Exception Handling ........................................................................................................................199
2-76 Soft Reset and NMI Exception Handling...........................................................................................................200
2-77 Logical Hierarchy of Memory ............................................................................................................................204
2-78 Cache Support..................................................................................................................................................205
2-79 Instruction Cache Line Format..........................................................................................................................206
2-80 Data Cache Line Format...................................................................................................................................206
2-81 Cache Data and Tag Organization....................................................................................................................207
2-82 Data Cache State Diagram...............................................................................................................................209
2-83 Instruction Cache State Diagram......................................................................................................................209
2-84 Data Check Flow on Instruction Fetch ..............................................................................................................210
2-85 Data Check Flow on Load Operations ..............................................................................................................210
2-86 Data Check Flow on Store Operations..............................................................................................................211
2-87 Data Check Flow on Index_Invalidate Operations............................................................................................211
2-88 Data Check Flow on Index_Writeback_Invalidate Operations ..........................................................................212
2-89 Data Check Flow on Index_Load_Tag Operations ...........................................................................................212
2-90 Data Check Flow on Index_Store_Tag Operations...........................................................................................212
2-91 Data Check Flow on Create_Dirty Operations..................................................................................................213
2-92 Data Check Flow on Hit_Invalidate Operations.................................................................................................213
2-93 Data Check Flow on Hit_Writeback_Invalidate Operations...............................................................................214
2-94 Data Check Flow on Fill Operations..................................................................................................................214
2-95 Data Check Flow on Hit_Writeback Operations................................................................................................215
2-96 Writeback Flow .................................................................................................................................................215
2-97 Refill Flow .........................................................................................................................................................216
2-98 Writeback & Refill Flow.....................................................................................................................................216
2-99 Non-maskable Interrupt Signal..........................................................................................................................218
2-100 Hardware Interrupt Signals .............................................................................................................................219
2-101 Masking of Interrupt Request Signals .............................................................................................................220
3-1 Bit and Byte Order of Endian Modes...................................................................................................................265
3-2 Halfword Data-Array Example.............................................................................................................................265
3-3 Word Data-Array Example..................................................................................................................................266
4-1 Block Diagram of ATM Cell Processor................................................................................................................268
4-2 AAL-5 Sublayer and ATM Layer .........................................................................................................................270
4-3 AAL-5 Sublayer and ATM Layer .........................................................................................................................271
4-4 ATM Cell.............................................................................................................................................................272
4-5 LLC Encapsulation..............................................................................................................................................274
4-6 Memory Space from V
R
4120A and RISC Core...................................................................................................275
4-7 Work RAM and Register Space..........................................................................................................................276
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