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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁(yè)數(shù)： | 221/671頁(yè) |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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Preliminary User’s Manual S14767EJ1V0UM00
221
CHAPTER 3 SYSTEM CONTROLLER
3.1 Overview
This block is an internal system controller for the
μ
PD98501. System Controller provides bridging function among
the CPU system bus “SysAD”, NEC original high speed on-chip bus “IBUS” and memory bus for
SDRAM/PROM/FLASH.
Features of System Controller are as follows.
Provides bus bridging function among SysAD bus, IBUS and MEMORY
Supports Endian Converting function on SysAD bus
Can directly connect 16M/64/128Mbit-SDRAM and PROM/FLASH
Supports Deadman’s SW Timer and separated 2ch Timers
Supports NS16550 compatible UART
3.1.1 CPU interface
Connects directly to the V
R
4120A CPU bus “SysAD bus”.
Supports all V
R
4120A bus cycles at 66MHz or 100MHz.
Supports only data rate D.
Supports only sequential ordering.
4word (16byte) x 4entry write command buffer.
Little-Endian or Big-Endian byte order.
3.1.2 Memory interface
66MHz or 100MHz memory bus.
Up to 32MB Base memory range supports SDRAM.
Up to 8MB write-protectable Boot memory range supports PROM/FLASH.
On-chip programmable SDRAM refresh controller.
4word (16byte) Write data buffer.
4word (16byte) Prefetch data buffer (memory-to-CPU).
PROM/FLASH data signals multiplexed on SDRAM data signals.
Programmable memory bus arbitration priority.
Programmable address ranges for the memory.
Programmable RAS-CAS Delay (2,3,4 clock).
Programmable CAS Latency (2,3 clock).
3.1.3 IBUS interface
Master and target capability.
64word (256byte) IBUS Slave TxFIFO (IBUS read data from MEMORY).
64word (256byte) IBUS Slave RxFIFO (IBUS writes data to MEMORY).
4word (16byte) IBUS Master TxFIFO (V
R
4120A read data from IBUS).
4word (16byte) IBUS Master RxFIFO (V
R
4120A writes data to IBUS).
Supports the bus timer to detect IBUS stall.
66MHz IBUS clock rate.
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