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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 124/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
124
Preliminary User’s Manual S14767EJ1V0UM00
2.4.4.6 Store word instruction (SW rt, offset (base))
IF stage
IT stage
RF stage
EX stage
Same as the IF stage for the ADD instruction.
Same as the IT stage for the ADD instruction.
Same as the RF stage for the LW instruction.
Refer to the LW instruction for a calculation of the effective address. From the RF output latch,
the GPR[rt] is sent through the bypass multiplexer and into the main shifter, where the shifter
performs the byte-alignment operation for the operand. The results of the ALU are latched in
the output latches during
Φ
1. The shift operations are latched in the output latches during
Φ
2.
Refer to the LW instruction for a description of the cache access.
If there was a cache hit, the content of the store data output latch is written into the data cache
at the appropriate word location.
Note that all store instructions use the data cache for two consecutive PCycles. If the following
instruction requires use of the data cache, the pipeline is slipped for one PCycle to complete the
writing of an aligned store data.
DC stage
WB stage
Figure 2-27. SW Instruction Pipeline Activities (In MIPS III Instruction Mode)
IF1
Cycle
Phase
PCycle
PClock
IF2
Φ
2
Φ
1
Φ
2
Φ
1
Φ
2
Φ
1
Φ
2
Φ
1
Φ
2
Φ
1
RF1
RF2
EX1
EX2
DC1
DC2
WB1
WB2
ITLB
IDC
ITC
ICA
IDEC
DCW
DTD
SA
DVA
EX
RF
DTLB
DTC
Figure 2-28. SW Instruction Pipeline Activities (In MIPS16 Instruction Mode)
DVA
DCA
DTLB
DSA
DLA
DTC
DTD
IF
Stage
PCycle
PClock
RF
EX
DC
DC2
ITC
ICA
ITLB
IDEC
RF
WB
EX
WB
IT
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
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| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
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參數(shù)描述 |
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