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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 10/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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10
Preliminary User’s Manual S14767EJ1V0UM00
2.2
MIPS III Instruction Set Summary ............................................................................................66
2.2.1 MIPS III ISA instruction formats .........................................................................................................66
2.2.2 Instruction classes..............................................................................................................................67
MIPS16 Instruction Set..............................................................................................................84
2.3.1 Features.............................................................................................................................................84
2.3.2 Register set........................................................................................................................................84
2.3.3 ISA mode ...........................................................................................................................................86
2.3.4 Types of Instructions..........................................................................................................................87
2.3.5 Instruction format................................................................................................................................89
2.3.6 MIPS16 operation code bit encoding..................................................................................................93
2.3.7 Outline of instructions.........................................................................................................................95
Pipeline.....................................................................................................................................112
2.4.1 Pipeline stages.................................................................................................................................112
2.4.2 Branch delay ....................................................................................................................................117
2.4.3 Load delay........................................................................................................................................118
2.4.4 Pipeline operation.............................................................................................................................119
2.4.5 Interlock and exception handling......................................................................................................125
2.4.6 Program compatibility.......................................................................................................................131
Memory Management System................................................................................................132
2.5.1 Translation lookaside buffer (TLB) ..................................................................................................132
2.5.2 Virtual address space.......................................................................................................................133
2.5.3 Physical address space....................................................................................................................145
2.5.4 System control coprocessor.............................................................................................................148
2.5.5 CP0 registers ...................................................................................................................................150
Exception Processing............................................................................................................162
2.6.1 Exception processing operation .......................................................................................................162
2.6.2 Precision of exceptions ....................................................................................................................163
2.6.3 Exception processing registers ........................................................................................................163
2.6.4 Details of exceptions........................................................................................................................176
2.6.5 Exception processing and servicing flowcharts................................................................................193
Initialization Interface..............................................................................................................200
2.7.1 Cold reset.........................................................................................................................................200
2.7.2 Soft reset..........................................................................................................................................200
2.7.3 V
R
4120A processor modes ..............................................................................................................200
Cache Memory .........................................................................................................................203
2.8.1 Memory organization........................................................................................................................203
2.8.2 Cache organization ..........................................................................................................................204
2.8.3 Cache operations.............................................................................................................................206
2.8.4 Cache states ....................................................................................................................................207
2.8.5 Cache state transition diagrams.......................................................................................................208
2.8.6 Cache data integrity .........................................................................................................................209
2.8.7 Manipulation of the caches by an external agent .............................................................................216
CPU Core Interrupts................................................................................................................217
2.9.1 Non-maskable interrupt (NMI)..........................................................................................................217
2.9.2 Ordinary interrupts............................................................................................................................217
2.9.3 Software interrupts generated in CPU core......................................................................................217
2.9.4 Timer interrupt..................................................................................................................................217
2.9.5 Asserting interrupts ..........................................................................................................................218
2.3
2.4
2.5
2.6
2.7
2.8
2.9
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
| μPG132G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
| μPG137GV | L-Band SPDT Switch(單刀雙擲開關(guān)) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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