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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 230/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
230
Preliminary User’s Manual S14767EJ1V0UM00
3.2.2.5 NMI Status Register (S_NSR)
The Interrupt Status Register “S_NSR” is read-clear and word aligned 32bit register. “S_NSR” shows the non-
maskable interruption “NMI” status from SysAD / IBUS interfaces, External NMI, Memory Interface and so on. If
corresponding bit in S_NMR (NMI Mask Register) is reset and the NIM is disabled, System Controller interrupt to
V
R
4120A using non-maskable interrupt signal. The bit in S_NSR is reset after being read by the V
R
4120A. When the
same type of incidents occurs before the bit has been read, the bit will be set again. S_NSR is initialized to 0 at reset
and contains the following fields:
Bits
Field
Description
0
CBERR
CPU Bus Error.
CPU Bus error includes the illegal bus command, illegal data align, illegal bust size, and illegal
access to the RFU area in register space.
1 = CPU bus error.
0 = No such error.
1
IBERR
IBUS Bus Error.
IBUS Bus error is occurred when CPU access to the RFU area in the IBUS Target Address Space
(see MEMORY MAP section).
1 = A bus error occurred during the IBUS master access.
0 = No such error.
2
ITERR
IBUS Timeout Error.
IBUS Timeout error is occurred when the IBUS is stalled.
1 = IBUS timeout error.
0 = No such error.
3
MAERR
Memory Address Error.
Memory Address error includes the memory access to the illegal memory space (RFU space and
out range of the SDRAM/ROM space) and the illegal memory access (byte or half-word ROM
access or burst write access to the ROM).
1 = An address range error occurred during the memory access.
0 = No such error.
4
EXTNMI
External NMI.
1 = External NMI is asserted
0 = External NMI is not asserted.
5
IRERR
Illegal Internal Register Access Error.
1 = illegal internal Register access, ex burst access, has been performed.
0 = No such access
31:6
Reserved
Hardwired to 0.
Remark
To clear this register, the CPU must read the byte contained the CBERR field.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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