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參數(shù)資料
| 型號(hào)： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 56/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
46
Lucent Technologies Inc.
SYSCK Reference Clock
The LIU requires an externally applied clock, SYSCK pins 3 and 35, for the clock and data recovery function and
the jitter attenuation option. SYSCK must be a continuously active (i.e., ungapped, unjittered, and unswitched) and
an independent reference clock such as from an external system oscillator or system clock for proper operation. It
must not be derived from any recovered line clock (i.e., from RLCK or any synthesized frequency of RLCK).
SYSCK may be supplied in one of two formats. The format is selected for each channel by CKSEL pins 48 and 133.
For CKSEL = 1, a clock at 16x the primary line data rate clock (24.704 MHz for DS1 and 32.768 MHz for CEPT) is
applied to SYSCK. For CKSEL = 0, a primary line data rate clock (1.544 MHz for DS1 and 2.048 MHz for CEPT) is
applied to SYSCK.
The CKSEL pin has an internal pull-up resistor allowing the pin to be left open, i.e., a no connect, in applications
using a 16x reference clock and pulled down to ground for applications using a primary line data rate clock.
16x SYSCK Reference Clock
The specifications for SYSCK using a 16x reference clock are defined in Table 11. The 16x reference clock is
selected when CKSEL = 1.
* When JABW0 = 1 and the jitter attenuator is used in the receive data path, the tolerance on SYSCK should be tightened to
±
20 ppm in order
to meet the jitter accommodation requirements of TBR12/13 as given in G.823 for line data rates of
±
50 ppm.
If SYSCK is used as the source for AIS (see LIU Transmitter Alarm Indication Signal Generator (XLAIS) section on page 35), it must meet the
nominal transmission specifications of 1.544 MHz
±
32 ppm for DS1 (T1), or 2.048 MHz
±
50 ppm for CEPT (E1).
Primary Line Rate SYSCK Reference Clock and Internal Reference Clock Synthesizer
In some applications, it is more desirable to provide a reference clock at the primary data rate. In such cases, the
LIU can utilize an internal 16x clock synthesizer allowing the SYSCK pin to accept a primary data rate clock. The
specifications for SYSCK using a primary rate reference clock are defined in Table 12.
Table 12. SYSCK (1x, CKSEL = 0) Timing Specifications
* When JABW0 = 1 and the jitter attenuator is used in the receive data path, the tolerance on SYSCK should be tightened to
±
20 ppm in order
to meet the jitter accommodation requirements of TBR12/13 as given in G.823 for line data rates of
±
50 ppm.
If SYSCK is used as the source for AIS (see LIU Transmitter Alarm Indication Signal Generator (XLAIS) section on page 35), it must meet the
nominal transmission specifications of 1.544 MHz
±
32 ppm for DS1 (T1), or 2.048 MHz
±
50 ppm for CEPT (E1).
Table 11. SYSCK (16x, CKSEL = 1) Timing Specifications
Parameter
Value
Unit
Min
Typ
Max
Frequency
DS1
CEPT
Range*,
Duty Cycle
—
—
24.704
32.768
—
—
—
—
100
60
MHz
MHz
ppm
%
–100
40
Parameter
Value
Unit
Min
Typ
Max
Frequency
DS1
CEPT
Range*,
Duty Cycle
Rise and Fall Times
(10%—90%)
—
—
1.544
2.048
—
—
—
—
—
100
60
5
MHz
MHz
ppm
%
ns
–100
40
—
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