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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 129/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
May 1998
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
119
Lucent Technologies Inc.
Facility Data Link (FDL)
(continued)
Transparent Mode
(continued)
The receiver full (FRF) and receiver overrun (FROVERUN) interrupts in register FDL_SR0 act as in the HDLC
mode. The received end of frame (FREOF) and receiver idle (FRIDL) interrupts are not used in the transparent
mode. The match status (FMSTAT) bit is set to 1 when the receiver match character is first recognized. If the
FMATCH bit is 0, the FMSTAT (FDL_PR9 bit 3) bit is set to 1 automatically when the first bit is received, and the
octet offset status bits (FDL_PR9 bit 0—bit 2) read 000. If the FMATCH bit is programmed to 1, the FMSTAT bit is
set to 1 upon recognition of the first receiver match character, and the octet offset status bits indicate the offset
relative to the octet boundary at which the receiver match character was recognized. The octet offset status bits
have no meaning until the FMSTAT bit is set to 1. An octet offset of 111 indicates byte alignment.
An interrupt for recognition of the match character can be generated by setting the FRIL level to 1. Since the
matched character is the first byte written to the FIFO, the FRF interrupt occurs with the writing of the match
character to the receive FIFO.
Programming Note:
The match bit (FMATCH) affects both the transmitter and the receiver. Care should be taken
to correctly program both the transmit idle character and the receive match character before setting FMATCH. If
the transmit idle character is programmed to FF (hex), the FMATCH bit appears to affect only the receiver.
The operation of the receiver in transparent mode is summarized in Table 56.
Table 56. Receiver Operation in Transparent Mode
FALOCT
X
FMATCH
0
Receiver Operation
Serial-to-parallel conversion begins with first RFDLCK after FRE, register
FDL_PR1 bit 2, is set. Data loaded to receive FIFO immediately.
Match user-defined character using sliding window. Byte aligns once character is
recognized. No data to receive FIFO until match is detected.
Match user-defined character, but only on octet boundary. Boundary based on
first RFDLCK after FRE, register FDL_PR1 bit 2, set. No data to receive FIFO
until match is detected.
0
1
1
1
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