參數(shù)資料
型號(hào)： T7633
廠商： Lineage Power
英文描述： Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器)
中文描述： 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器）
文件頁(yè)數(shù)： 151/248頁(yè)
文件大小： 1459K
代理商： T7633
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Advance Data Sheet
May 1998
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
141
Lucent Technologies Inc.
Microprocessor Interface
(continued)
Microprocessor Interface Pinout Definitions
The Mode [1—4] specific pin definitions are given in Table 66. Note that the microprocessor interface uses the
same set of pins in all modes.
1. INTERRUPT output is synchronous to the internal clock source RLCK-LIU. If RLCK_LIU is absent, the reference clock for interrupt timing
becomes an interval 2.048 MHz clock derived from the CHI clock.
2. The DTACK output is asynchronous to MPCLK.
3. MPCLK is needed if RDY output is required to be synchronous to MPCLK.
4. In the default (reset) mode, INTERRUPT is active-high. It can be made active-low by setting register GREG4 bit 6 to 1.
Table 66. Mode [1—4] Microprocessor Pin Definitions
Configuration
Pin Number
Device Pin Name
Generic
Pin Name
Pin_Type
Assertion
Sense
Function
Mode 1
107
WR_DS
DS
Input
Active-Low
Data Strobe
Read/Write
R/W = 1 => Read
R/W = 0 => Write
Address Strobe
Chip Select
75
RD_R/W
R/W
Input
—
77
78
ALE_AS
CS
AS
CS
Input
Input
Active-Low
Active-Low
Active-High/
Low
4
Active-Low
—
—
—
Active-Low
—
99
INTERRUPT
INTERRUPT
1
Output
Interrupt
100
86—79
98—87
101
107
75
RDY_DTACK
AD[7:0]
A[11:0]
MPCLK
WR_DS
RD_R/W
DTACK
2
AD[7:0]
A[11:0]
MPCLK
DS
R/W
Output
I/O
Input
Input
Input
Input
Data Acknowledge
Data Bus
Address Bus
Microprocessor Clock
Data Strobe
Read/Write
R/W = 1 => Read
R/W = 0 => Write
Address Strobe
Chip Select
Interrupt
Data Acknowledge
Address/Data Bus
Address/Data Bus
Microprocessor Clock
Write
Read
Address Latch Enable
Chip Select
Interrupt
Ready
Data Bus
Address Bus
Microprocessor Clock
Write
Read
Address Latch Enable
Chip Select
Interrupt
Ready
Address/Data Bus
Address/Data Bus
Microprocessor Clock
Mode 2
77
78
99
100
86—79
98—87
101
107
75
77
78
99
100
86—79
98—87
101
107
75
77
78
99
100
86—79
98—87
101
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:8], AD[7:0]
MPCLK
WR_DS
RD_R/W
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:0]
MPCLK
WR_DS
RD_R/W
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:8], AD[7:0]
MPCLK
AS
CS
Input
Input
Output
Output
I/O
Input
Input
Input
Input
Input
Input
Output
Output
I/O
Input
Input
Input
Input
Input
Input
Output
Output
I/O
Input
Input
—
Active-Low
Active-High/Low
Active-Low
—
—
—
Active-Low
Active-Low
Active-Low
Active-Low
Active-High/Low
Active-High
—
—
—
Active-Low
Active-Low
—
Active-Low
Active-High/Low
Active-High
—
—
—
INTERRUPT
1
DTACK
2
AD[7:0]
A[11:8], AD[7:0]
MPCLK
WR
RD
ALE
CS
INTERRUPT
1
RDY
3
AD[7:0]
A[11:0]
MPCLK
WR
RD
ALE
CS
INTERRUPT
1
RDY
3
AD[7:0]
A[11:8], AD[7:0]
MPCLK
Mode 3
Mode 4
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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