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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 34/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
24
Lucent Technologies Inc.
Pin Information
(continued)
Table 1. Pin Descriptions
(continued)
* I
U
indicates an internal pull-up.
After RESET is deasserted, the channel is in the default framing mode, as a function of the DS1/CEPT pin.
Asserting this pin low will initially force RDY to a low state.
Pin
Symbol
Type
*
I
u
Description
74
MPMODE
MPMODE.
Strap to ground to enable the Motorola 68360
microprocessor protocol (MODE1 or MODE2).
Strapped to V
DD
to
enable the Intel 80X86/88 microprocessor protocol (MODE3 or
MODE4).
Read (Active-Low).
In the Intel interface mode, the T7633 drives
the data bus with the contents of the addressed register while RD
is low.
Read/Write.
In the Motorola interface mode, this signal is asserted
high for read accesses; this pin is asserted low for write accesses.
MPMUX.
Strap to V
SS
to enable the demultiplexed address and
data bus mode. Strap to V
DD
to enable the multiplexed address
and data bus mode.
Chip Select (Active-Low).
In the Intel interface mode, this pin
must be asserted low to initiate a read or write access and kept low
for the duration of the access; asserting CS low forces RDY out of
its high-impedance state into a 0 state.
Address Latch Enable/Address Strobe.
In the address/data bus
multiplex mode of the microprocessor, when this signal transitions
from high to low, the state of the address bus is latched into
internal address registers. In the demultiplexed address mode, the
address is transparent through the T7633 and is latched on the
rising edge of the ALE_AS signal. Alternatively, in the demultiplex
mode, this pin may be connected to ground to make the address
transparent through the T7633.
Microprocessor Address_Data Bus.
Multiplexed address and
bidirectional data bus used for read and write accesses. High-
impedance output.
Microprocessor Address Bus.
Address bus used to access the
internal registers.
Interrupt.
INTERRUPT is asserted indicating an internal interrupt
condition/event has been generated. This pin is deasserted after
the generating register is read. As a default, interrupt assertion is a
logic one. Interrupt events/conditions are maskable through the
control registers. Interrupt assertion may be inverted (active-low) or
programmed for wired OR or AND operation by setting register
GREG 4 bit 4 and bit 6.
75
RD_R/W
I
76
MPMUX
I
u
77
CS
I
78
ALE_AS
I
79—86
AD0—AD7
I/O
87—98
A0—A11
I
99
INTERRUPT
O
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