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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 114/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
104
Lucent Technologies Inc.
Alarms and Performance Monitoring
(continued)
Line Test Patterns
(continued)
Receive Line Pattern Monitor—Using Register FRM_SR7
The receive framer pattern monitor continuously monitors the received line, detects the following fixed framed pat-
terns, and indicates detection in register FRM_SR7 bit 6 and bit 7.
1.
The pseudorandom test pattern as described by ITU Rec. O.151 and illustrated in Figure 42. Detection of the
pattern is indicated by register FRM_SR7 bit 6 = 1.
The quasi-random test pattern described in AT&T Technical Reference 62411[5] Appendix and illustrated in
Figure 41. Detection of the pattern is indicated by register FRM_SR7 bit 7 = 1.
2.
In DS1 mode, the received 193 bit frame must consist of 192 bits of pattern plus 1 bit of framing information. In
CEPT mode, the received 256 bit frame must consist of 248 bits of pattern plus 8 bits (TS0) of framing information.
No signaling, robbed bit in the case of T1 and TS16 signaling in the case of CEPT, may be present for successful
detection of these two test patterns.
To establish lock to the pattern, 256 sequential bits must be received without error. When lock to the pattern is
achieved, the appropriate bit of register FRM_SR7 is set to a 1. Once pattern lock is established, the monitor can
withstand up to 32 single bit errors per frame without a loss of lock. Lock will be lost if more than 32 errors occur
within a single frame. When such a condition occurs, the appropriate bit of register FRM_SR7 is deasserted. The
monitor then resumes scanning for pattern candidates.
Receive Line Pattern Detector—Using Register FRM_PR70
Framed or unframed patterns indicated in Table 47 may be detected using register FRM_PR70. Detection of the
selected test pattern is indicated when register FRM_PR7 bit 4 is set to 1. Selection of a framed or unframed test
pattern is made through FRM_PR70 bit 3. Bit errors in the received test pattern are indicated when register
FRM_SR7 bit 5 = 1. The bit errors are counted and reported in registers FRM_SR8 and FRM_SR9, which are nor-
mally the BPV counter registers. (In this test mode, the BPV counter registers do not count BPVs but count only bit
errors in the received test pattern.)
Table 47. Register FRM_PR70 Test Patterns
Pattern
Register FRM_PR70
Bit 7 Bit 6
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
1
Bit 5
0
0
1
1
0
0
1
1
0
0
1
1
0
Bit 4
0
1
0
1
0
1
0
1
0
1
0
1
0
MARK (all ones AIS)
QRSS (2
20
– 1 with zero suppression)
2
5
– 1
63 (2
6
– 1)
511 (2
9
– 1) (V.52)
2
9
– 1
2047 (2
11
– 1) (O.151)
2
11
– 1 (reversed)
2
15
– 1 (O.151)
2
20
– 1 (V.57)
2
20
– 1 (CB113/CB114)
2
23
– 1 (O.151)
1:1 (alternating)
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