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參數(shù)資料
| 型號(hào)： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 2/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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T7630 Device Advisory for Version 2.0 of the Device
T7633 Device Advisory for Version 1.0 of the Device
Device Advisory
December 1998
2
Lucent Technologies Inc.
Microprocessor Interface
I/O Timing
In modes 1 and 3, asserting ALE_AS signal low is used to enable the internal address bus. In modes 2 and 4, the
falling edge of ALE_AS signal is used to latch the address bus.
* For Figure 1:
I
If AS = 0 (AS is not used or is inactive), then the address must be valid until CS = 1 and
— If MPCK is used (MPCK is active), then t11 must exceed two MPCK periods,
— If MPCK is not used (MPCK is inactive), then t11 must exceed two 16x line clock periods. A t11 of 110 ns is suggested.
I
If AS is used (AS is active), then
— If MPCK is used (MPCK is active), then t11 must exceed two MPCK periods,
— If MPCK is not used (MPCK is inactive), then t11 must exceed two 16x line clock periods. A t11 of 110 ns is suggested.
For Figure 3:
I
If MPCK is used (MPCK is active), then t11 must exceed two MPCK periods,
I
If MPCK is not used (MPCK is inactive), then t11 must exceed two 16x line clock periods. A t11 of 110 ns is suggested.
Table 1. Microprocessor Interface I/O Timing Specifications
Symbol
Configuration
Parameter
Setup
(ns)
(Min)
—
10
—
—
4
Hold
(ns)
(Min)
10
—
10
—
—
Delay
(ns)
(Max)
—
—
—
—
—
t1
t2
t3
t4
t5
Modes 1 & 2
AS Asserted Width
Address Valid to AS Deasserted
AS Deasserted to Address Invalid
—
R/W Valid to Both CS and DS Asserted
Address Valid and AS Asserted to DS Asserted
(Read)
CS Asserted to DTACK Low Impedance
DS Asserted to DTACK Asserted
DS Asserted to AD Low Impedance (Read)
DTACK Asserted to Data Valid
DS Deasserted to CS Deasserted (Read)
DS Deasserted to R/W Invalid
DS Deasserted to DTACK Deasserted
CS Deasserted to DTACK High Impedance
DS Deasserted to Data Invalid (Read)
Address Valid and AS asserted to DS Asserted
(Write)
Data Valid to DS Asserted
DS Deasserted to CS Deasserted (Write)
DS Deasserted to Data Valid
DS Asserted Width (Write)
Address Valid to AS Falling Edge
AS Falling Edge to Address Invalid
AS Falling Edge to DS Asserted (Read)
AS Falling Edge to DS Asserted (Write)
CS Asserted to DS Asserted (Write)
t6
0
—
—
t7
t8
t9
t10
t11
t12
t13
t14
t15
—
—
—
—
—
—
—
—
—
—
—
—
—
*
5
—
12
15
15
25
—
—
12
10
—
5
t16
10
—
—
t17
t18
t19
t20
t21
t22
t23
t24
t25
10
—
—
—
10
—
0
10
10
—
5
10
10
—
10
—
—
—
—
—
—
—
—
—
—
—
—
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