參數(shù)資料
型號： T7633
廠商： Lineage Power
英文描述： Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器)
中文描述： 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器）
文件頁數(shù)： 168/248頁
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代理商： T7633
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
158
Lucent Technologies Inc.
Line Interface Unit (LIU) Register Architecture
REGBANK2 and REGBANK5 contain the status and programmable registers for the line interface unit channels
LIU1 and LIU2 respectively. The base address for REGBANK2 is 400(hex) and for REGBANK5 is A00(hex). Within
these register banks the bit map is identical for both LIU1 and LIU2.
The register bank architecture for LIU1 and LIU2 is shown in Table 80. The register bank consists of 8-bit registers
classified as alarm status register, alarm mask register, status register, status interrupt mask register, control regis-
ters, and configuration registers.
Register LIU_REG0 is the alarm status register used for storing the various LIU alarms and status. It is a read-only,
clear-on-read (COR) register. This register is cleared on the rising edge of MPCLK, if present, or on the rising edge
of the internally generated 2.048 MHz clock derived from the CHI clock if MPCLK is not present. Register
LIU_REG1 contains the individual interrupt enable bits for the alarms in LIU_REG0.
Register LIU_REG2, LIU_REG3, and LIU_REG4 are designated as control registers while LIU_REG5 and
LIU_REG6 are configuration registers. These are used to set up the individual LIU channel functions and parame-
ters.
The default values are shown in parentheses.
The following sections describe the LIU registers in more detail.
1. The logic value in parentheses below each bit definition is the default state upon completion of hardware reset.
2. These bits must be written to 1.
Table 80. Line Interface Units Register Set
1
((400—40F); (A00—A0F))
LIU
Register
LIU
Register
[Address
(HEX)]
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Alarm Register (Read Only) (Latches Alarm, Clear On Read)
0
0
Alarm Interrupt Enable Register (Read/Write)
Reserved
(0)
(0)
(0)
Control Registers (Read/Write)
Reserved
(0)
(0)
(0)
Reserved
2
(1)
(1)
(1)
Reserved
(0)
(0)
(0)
Configuration Registers (Read/Write)
Reserved
(0)
(0)
(0)
LIU_REG0
400; A00
0
0
LOTC
TDM
DLOS
ALOS
LIU_REG1
401; A01
Reserved
Reserved
Reserved
(0)
LOTCIE
(0)
TDMIE
(0)
DLOSIE
(0)
ALOSIE
(0)
LIU_REG2
402; A02
Reserved
RESTART
HIGHZ
(0)
LOSSD
(0)
PHIZALM
(0)
Reserved
(0)
DUAL
(0)
PRLALM
(0)
LOSST
(0)
CODE
(1)
PFLALM
(0)
Reserved
(0)
JAT
(0)
RCVAIS
(0)
Reserved
(0)
JAR
(0)
ALTIMER
(0)
LIU_REG3
403; A03
Reserved
2
Reserved
2
LIU_REG4
404; A04
Reserved
JABW0
LIU_REG5
405; A05
Reserved
Reserved
Reserved
(0)
LOOPA
(0)
LOOPB
(0)
EQ2
(0,DS1)
(1,CEPT)
XLAIS
(1)
EQ1
(0,DS1)
(1,CEPT)
PWRDN
(0)
LIU_REG6
406; A06
Reserved
(0)
Reserved
(0)
Reserved
(0)
Reserved
(0)
Reserved
(0)
EQ0
(0)
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