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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 93/391頁 |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 4 INTERFACES
93
4.2.6 PCI Bus Status Information
The
μ
PD98405 provides two status bits that are related to PCI bus operation in the GSR register. These bits
are set only when the
μ
PD98405 operates as the master.
(1) PERR: Bit 22
The PERR bit indicates a parity error state on the PCI bus interface. This bit is set to 1 when either of the
following conditions is satisfied:
When the
μ
PD98405 writes data as the master, it detects that the target has activated PERR_B.
When the
μ
PD98405 reads data as the master, it detects a parity error during a data phase.
Caution
The operation of the
μ
PD98405 is not guaranteed when and after a parity error has been
detected. Whenever a parity error is detected, reset the
μ
PD98405.
(2) FERR: Bit 21
The FERR bit indicates that a fatal error like those listed below was detected during data transfer. When
the FERR bit is set, the
μ
PD98405 stops all bus operations other than responses to slave access requests.
When this bit is set, reset the
μ
PD98405. This bit indicates that one of the following errors has occurred:
The
μ
PD98405 performed master abort termination because the target had not activated DEVSEL_B.
The target activated STOP_B and performed target abort processing.
The retry timer counted up to the retry count set in the Retry Timer register of the configuration register,
and the transaction terminated.
The TRDY timer counted up to the clock count set in the TRDY Timer register of the configuration
register, and the transaction terminated.
相關(guān)PDF資料 |
PDF描述 |
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