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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁(yè)數(shù)： | 372/391頁(yè) |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 8 JTAG BOUNDARY SCAN
372
(9)
Exit2-DR
Exit2-DR is a state that the controller enters temporarily. In this state, at the rising edge of the signal
being input to the JCK pin, if the level of the signal being input to the JMS pin is held high, the TAP
controller enters the Update-DR state. In this way, scan processing is terminated.
On the contrary, at the rising edge of the signal being input to the JCK pin, if the level of the signal being
input to the JMS pin is held low, the TAP controller enters the Shift-DR state.
Both the bypass register and boundary scan register, selected with the current instruction, maintain their
previous states. While the TAP controller is in this state, instruction conversion is not performed.
(10) Update-DR
The boundary scan register is provided with a parallel output latch to prevent parallel output conversion
(in that period shifted into the continuous shift register path) by some instructions (such as EXTEST).
While the TAP controller is in the Update-DR state, at the falling edge of the signal being input to the JCK
pin, data from the shift register path is latched to the parallel output of this register.
That data that is held to latch the parallel output is modified while the controller is in this state (conversion
is not performed while the controller is in any other state).
For the boundary scan register selected with the current instruction, all the shift registers maintain the
previous state.
While the TAP controller is in this state, instruction conversion is not performed.
While the TAP controller is in this state, at the rising edge of the signal being input to the JCK pin,
provided the level of the JMS signal is held high, the TAP controller enters the Select-DR-Scan state.
On the contrary, at the rising edge of the signal being input to the JCK pin, if the level of the JMS signal is
held low, the TAP controller enters the Run-Test/Idle state.
(11) Capture-IR
While the TAP controller is in the Capture-IR state, at the rising edge of the signal being input to the JCK
pin, the shift register loads a fixed logical value pattern (binary 01) into the instruction register.
Both the bypass register and boundary scan register, selected with the current instruction, maintain their
previous states.
While the TAP controller is in this state, instruction conversion is not performed.
While the TAP controller is in the Capture-IR state, at the rising edge of the signal being input to the JCK
pin, if the level of the JMS signal is held high, the TAP controller enters the Exit1-IR state.
Also, at the rising edge of the signal being input to the JCK pin, if the level of the JMS signal is held low,
the TAP controller enters the Shift-IR state.
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