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參數(shù)資料
| 型號： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動柜員機(jī)（155M章自動柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 251/391頁 |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 5 SAR FUNCTION
251
TGT (Target):
Specifies the target device.
'00'
: Control memory
'01'
: Indirect address register
'11', '10'
: Internal PHY register or external PHY layer device
ADDRESS:
Address output to the target device
DATA:
Contents written by the host to the specified address during write.
During read, the contents received from the target to be addressed are stored by the
μ
PD98405.
Command description
The Indirect_Access command is used by the host to read/write the following target devices.
Indirect address register
Control memory
Internal PHY register or external PHY layer device
This command is used together with the command extension register (CER/CER_L).
During write access, the host stores the data to be written to the target device to the command extension
register. It then writes the command to the command register. The
μ
PD98405 starts a write cycle for the
target device upon receiving this command.
During read access, the host writes the command to the command register. The
μ
PD98405 executes a
read cycle for the target device, and stores the requested data to the command extension register. The
host confirms that execution of the command has been completed, and reads the command extension
register.
The read/write cycle started by the Indirect_Access command differs depending on the target device. The
cycle for accessing an internal indirect address register or PHY register of the
μ
PD98405 is executed by
using the internal bus of the
μ
PD98405. The cycle for accessing control memory is executed by using the
control memory interface. The cycle for accessing the external PHY layer device is executed by using the
address lines (CA18 through CA0) and data lines (CD31 through CD0) of the control memory interface,
and the control signals (PHOE_B, PHCE_B, and PHRW_B) of the PHY layer device interface.
When the data bus of the PHY layer device is connected to part of the control memory interface, the user
establishes a correspondence between the locations of the data to be read from or written to the command
extension register, and the connected signals. For example, if the data bus of the PHY layer device is 8
bits wide and connected to CD7 through CD0 of the control memory interface, the host sets data in low-
order bits 7 through 0 of the command extension register. The high-order 24 bits are ignored during a
write, undefined values being stored to them during a read.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD98408 | ATM Physical Interface(ATM 物理接口) |
| μPD98411 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| μPD98501 | Network Controller(網(wǎng)絡(luò)控制器) |
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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