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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 57/391頁 |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 4 INTERFACES
57
Table 4-1. Bus Parity Mode Select Bits
Enables or disables bus parity.
0
Disable.
μ
PD98405 does not check the bus parity.
1
Enable.
μ
PD98405 checks bus parity bit input and, if an error is
detected, sets the SPE bit of the GSR register and generates an
interrupt (if the interrupt is not masked).
BPE bit
(GMR: bit 3)
Default = 0
Selects even or odd parity mode.
0
Even parity mode
1
Odd parity mode
PC bit
(GMR: bit 4)
Default = 0
Selects byte or word parity mode.
0
Byte parity mode.
Uses all bus parity pins PAR3 through PAR0.
1
Word parity mode.
Only the PAR3 pin is used as the bus parity pin.
PM bit
(GMR: bit 5)
Default = 0
The parity bit is input or output using parity pins PAR3 through PAR0. The pins to be used differ depending
on whether byte parity mode or word parity mode is set.
In byte parity mode, all of pins PAR3 through PAR0 are used. PAR3 is used to input/output the parity bit of
AD31-AD24/BE3_B, while PAR0 is used to input/output the parity bit of AD7-AD0/BE0_B. In word parity mode,
the PAR3 pin inputs/outputs the parity bit of AD31-AD0/BE3_B-BE0_B.
These pins serve as output pins and output parity bits when the
μ
PD98405 outputs addresses or writes data.
These pins are used as input pins when the
μ
PD98405 reads data, when they receive a parity bit from an
external source to be checked internally. When the
μ
PD98405 does not access the bus, PAR3 through PAR0
enter the high-impedance state.
Figure 4-2. Differences in Uses of Pins between Byte and Word Parity Modes
a) Byte parity b) Word parity
PAR3
PAR2
PAR1
PAR0
PAR
PAR3
PAR2
PAR1
PAR0
(Not used)
(Not used)
(Not used)
The
μ
PD98405 generates the output parity and checks input parity regardless of whether it is operating as
the master (DMA) or as a slave. When the bus inputs data from the host to the
μ
PD98405, the
μ
PD98405
checks the parity bit that is input together with an address and data. When the BPE bit of the GMR register is
set to 1, enabling the use of the check function, the SPE bit of the GSR register is set to 1 and an interrupt is
generated (provided the interrupt is not masked) when the
μ
PD98405 detects a parity error.
The parity check for BE3_B to BE0_B is performed only during master operation and not during slave
operation. Even during master operation, the parity check for BE3_B to BE0_B is not performed in the address
phase.
相關(guān)PDF資料 |
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參數(shù)描述 |
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