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參數(shù)資料
| 型號： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動柜員機(jī)（155M章自動柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 294/391頁 |
| 文件大小： | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 7 REGISTERS
294
Field
Function
Value after reset
0: Octet level mode
UOC
UTOPIA interface mode
0: Octet level mode
1: Cell level mode
When the internal PHY layer is used (the PHM bit is 0), octet level
mode is set irrespective of the UOC bit setting.
Maximum length for fast back-to-back.
Set the maximum number of times that fast back-to-back transfer can
be performed. A value of up to 7 can be set. When 000 or 001 is set
in this field, the fast back-to-back transfer function is disabled.
This field is valid only in PCI mode. For Generic mode, 000 must be
set.
External clock recovery mode
Set when using external clock recovery/synthesizer.
0: Internal clock recovery/synthesizer mode
1: External clock recovery/synthesizer mode
External receive FIFO mode
When using the both internal PHY layer and external receive FIFO, 1
must be set.
0: Normal mode
1: External receive FIFO use mode.
The
μ
PD98405 transmits the data, received at the internal PHY layer,
from the transmission side of the UTOPIA interface in sync with the
internal RCLK. In this case, the UTOPIA interface operates in an
octet level handshake manner.
64-bit data transfer enable
When using 64-bit data transfer of PCI 64-bit expansion, 1 must be
set.
0: 32-bit data transfer
1: 64-bit data transfer
This bit is valid only in PCI mode. For Generic mode, 0 must be set.
PHY mode
Used to set the use of either the internal PHY layer or an externally
connected PHY layer device.
0: Internal PHY layer
1: Externally connected PHY layer device
Caution The function of each two-function pin is switched
according to the PHM bit setting. Set the PHM bit
carefully.
Command FIFO enable
Used to select the command issue mode.
0: Command FIFO not used mode.
1: Command FIFO used mode.
This bit is valid only in PCI mode. For Generic mode, 0 must be set.
12-word burst enable.
0: Disable
1: Enable
Whenever 12-word burst mode is enabled, it is also necessary to set
the AD bit to 1.
This bit is valid only in Generic mode. For PCI mode, 0 must be set.
BBL
Note 1
All 0: Disable
PLL
0: Internal clock
recovery/synthesizer
mode
EFM
0: Normal mode
E64
Note 1
0: 32-bit data transfer
PHM
0: Internal PHY layer
CFE
Note 1
0: Command FIFO not used
mode
TBE
Note 2
0: Disable
Notes 1.
These fields are valid only in PCI mode.
2.
This field is valid only in Generic mode.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| PD9930-51 | 制造商:Philco/Philips 功能描述: |
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