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參數(shù)資料
| 型號： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動柜員機（155M章自動柜員機特區(qū)集成控制器） |
| 文件頁數(shù)： | 297/391頁 |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 7 REGISTERS
297
(2) GSR (general status register)
Address:
01H
Access mode: Read only
The GSR register indicates the source of an interrupt. When an internal interrupt occurs, the
corresponding bit of this register is set to 1. If the interrupt is unmasked by the corresponding bit of
interrupt mask register IMR, the interrupt occurs. This register is cleared when it is read by the host. If the
same source issues another interrupt before the register is cleared, the contents of the register are
overwritten with 1.
31
29
8
0
30
7
16
15
0
RCR(7:0)
MF(3:0)
RQU
PI RQA
MM(3:0)
28
4
3
27
25
26
24
20
21
22
23
CPE
RD SPE
SBE
PERFER
0
IND
MIB(3:0)
17
Field
Function
Value after reset
PI
Interrupt from PHY layer.
'1' indicates that an interrupt has been received from the internal PHY layer,
or that a low-level signal has been input from the externally connected PHY
layer device to the PHINT_B pin, thus causing an interrupt.
Receive buffer alert.
Indicates the existence of a pool for which "REMAINING NO. OF
BATCHES IN THE POOL" of pool descriptor exceeds "ALERT LEVEL".
The host reads the RQA register to check in which pool this error has
occurred.
Receive free buffer underflow.
Indicates the existence of a pool for which "REMAINING NO. OF
BATCHES IN THE POOL" of pool descriptor is 0 (there is no unused
batch). The host reads the RQU register to determine in which pool this
error has occurred.
Receiver deactivate complete.
'1' indicates that the execution of global shutdown has been completed and
that reception function has stopped.
Bus parity error detection.
'1' indicates detection of parity error on host bus interface.
This bit is valid only in Generic mode. This interrupt is not generated in PCI
mode.
Control memory interface parity error detection.
'1' indicates detection of parity error on control memory interface.
Bus error detection.
'1' indicates low level is input to ERR_B input pin.
This bit is valid only in Generic mode. This interrupt is not generated in PCI
mode.
Control memory initialization complete.
'1' indicates completion of control memory initialization by
μ
PD98405
after reset. About 32K system clocks must elapse between the
μ
PD98405 being reset and this bit being set. During this period, host
can only access direct address registers of
μ
PD98405 other than
command register.
0
RQA
0
RQU
0
RD
0
SPE
Note
0
CPE
0
SBE
Note
0
IND
0
Note
These fields are valid only in Generic mode.
相關PDF資料 |
PDF描述 |
|---|---|
| μPD98408 | ATM Physical Interface(ATM 物理接口) |
| μPD98411 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| μPD98501 | Network Controller(網(wǎng)絡控制器) |
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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