- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄384068 > μPD98405 (NEC Corp.) 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁(yè)數(shù)： | 329/391頁(yè) |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 7 REGISTERS
329
(8) PHY interrupt mask register (PIMR)
This register is used to set the masking of the cause of each PICR (06H) interrupt.
Register name
D7
D6
D5
D4
D3
D2
D1
D0
Address
Default
R/W
PIMR
OOL
0
LOS
LOF
ALM
PFM
PCO
RFO
07H
00H
R/W
Field
Function
Default value
Used to mask/unmask an interrupt request due to OOL occurrence
.
1
Does not mask an interrupt request due to OOL occurrence.
0
Masks an interrupt request due to OOL occurrence.
Used to mask/unmask an interrupt request due to LOS occurrence.
1
Does not mask an interrupt request due to LOS occurrence.
0
Masks an interrupt request due to LOS occurrence.
Used to mask/unmask an interrupt request due to LOF occurrence.
1
Does not mask an interrupt request due to LOF occurrence.
0
Masks an interrupt request due to LOF occurrence.
Used to mask/unmask an interrupt request due to circuit failure occurrence.
1
Does not mask an interrupt request due to the occurrence of a circuit
failure (OOF, LOP, OCD, LCD, Line AIS, Path AIS, Line RDI, Path RDI),
indicated in the ACR register (address: 08H).
0
Masks an interrupt request due to the occurrence of a circuit failure,
indicated in the ACR (Alarm Cause Register, address: 08H).
Used to mask/unmask an interrupt request due to a performance detailed cause.
1
Does not mask an interrupt request due to a performance detailed cause
(B1EC, B2EC, B3EC, LFBC, PFBC, FJC, HECC, FULC, IDLC, INFC),
indicated in the PCR register (address: 0AH).
0
Masks an interrupt request due to a performance detailed cause, indicated
in the PCR.
Used to mask/unmask an interrupt request due to performance counter overflow
occurrence.
1
Does not mask an interrupt request due to performance counter overflows.
0
Masks an interrupt request due to performance counter overflows.
Used to mask/unmask an interrupt request due to receive FIFO overflows.
1
Does not mask an interrupt request due to receive FIFO overflows.
0
Masks an interrupt request due to receive FIFO overflows.
D7: OOL
0
D5: LOS
0
D4: LOF
0
D3: ALM
0
D2: PFM
0
D1: PCO
0
D0: RFO
0
Remark
Upon reading this register, 0 will be returned for the D6 bit. It is not possible to write to the D6
bit.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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