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參數(shù)資料
| 型號： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動柜員機（155M章自動柜員機特區(qū)集成控制器） |
| 文件頁數(shù)： | 78/391頁 |
| 文件大小： | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 4 INTERFACES
78
4.2.4 Master Transactions
(1) Master transactions
For master transactions, the
μ
PD98405 supports 1- to 16-word burst transfer and multiple cell burst
transfer. The
μ
PD98405 activates REQ_B to request the bus arbiter for PCI bus mastership. When the
bus arbiter activates GNT_B and grants bus mastership to the
μ
PD98405, the
μ
PD98405 samples
FRAME_B and IRDY_B at the rising edge of the clock and waits for the PCI bus to enter the idle state.
When the
μ
PD98405 detects that both signals have been deactivated and that the PCI bus has entered the
idle state, it starts a transaction.
For a write transaction in which data is transferred from the
μ
PD98405 to system memory, the
μ
PD98405
activates FRAME_B to indicate that it has started the transaction. FRAME_B is kept active immediately
before transfer of the last data. An address phase starts at the first clock edge after the
μ
PD98405
activates FRAME_B. The
μ
PD98405 drives an address on AD31 through AD0 and a transaction type on
PCBE3_B through PCBE0_B. A data phase starts at the next clock edge. The
μ
PD98405 drives the data
on AD31 through AD0. It also drives PCBE3_B through PCBE0_B to indicate the valid byte positions on
AD31 through AD0. When the
μ
PD98405 detects that both TRDY_B and IRDY_B have been activated, it
recognizes the first data phase to be complete and drives the next data on AD31 through AD0.
For a read transaction in which data is transferred from system memory to the
μ
PD98405, the
μ
PD98405
activates FRAME_B to indicate that the
μ
PD98405 has started a transaction. FRAME_B is kept active
immediately before transfer of the last data. The
μ
PD98405 drives an address on AD31 through AD0 and
a transaction type on PCBE3_B through PCBE0_B at the first clock edge after FRAME_B is activated. At
the next clock edge, the
μ
PD98405 stops driving AD31 through AD0 and allows the target to control the
bus. At the same clock edge, the
μ
PD98405 changes the information driven on PCBE3_B through
PCBE0_B to notification of the valid byte positions on AD31 through AD0. The
μ
PD98405 also activates
IRDY_B to indicate that it is ready to receive the first data from the target. When the
μ
PD98405 samples
TRDY_B and IRDY_B and detects that both signals have been activated, it latches the first data on AD31
through AD0. The target drives the next data and activates TRDY_B to indicate that the next data has
been driven.
The following figure shows the master transaction timing.
相關PDF資料 |
PDF描述 |
|---|---|
| μPD98408 | ATM Physical Interface(ATM 物理接口) |
| μPD98411 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| μPD98501 | Network Controller(網(wǎng)絡控制器) |
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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