參數(shù)資料
型號： TMX320DM6446ZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System on-Chip
中文描述： 數(shù)字媒體系統(tǒng)芯片
文件頁數(shù)： 58/214頁
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代理商： TMX320DM6446ZWT
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www.ti.com
P
3.2.2
Power Configurations after Reset
3.3
Clocks Considerations
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
Figure 3-1. CHP_SHRTSW Register
31
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19
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16
RESERVED
R-0000 0000 0000 0000
15
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9
8
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3
2
1
0
DSP
PWR
ON
RESERVED
R-0000 0000 0000 000
R/W-L
LEGEND: R = Read, W = Write, n = value at reset, L = pin state latched at reset rising
Table 3-2. CHP_SHRTSW Register Description
NAME
DESCRIPTION
DSPPWRON
DSP power domain enable.
0 = DSP power domain off
1 = DSP power domain on
The VDD3P3V_PWDN register controls power to the 3.3V I/O buffers for MMC/SD and GPIOV33. The
3.3V I/Os are separated into two groups for independent control as shown in
Figure 3-2
and described in
Table 3-3
. By default, these pins are all disabled at reset.
The VDD3P3V_PWDN register controls power to the 3.3V I/O buffers for MMC/SD and GPIOV33. The
3.3V I/Os are separated into two groups for independent control as shown in
Figure 3-2
and described in
Table 3-3
. By default, these pins are all disabled at reset.
Figure 3-2. VDD3P3V_PWDN Register
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RESERVED
R-0000 0000 0000 0000
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3
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1
0
IO
IO
RESERVED
PWDN1 PWDN0
R-0000 0000 0000 00
R/W-1
R/W-1
LEGEND: R = Read, W = Write, n = value at reset
Table 3-3. VDD3P3V_PWDN Register Description
NAME
DESCRIPTION
IOPWDN0
MMC/SD I/O Powerdown controls SD_CLK, SD_CMD, SD_DATA[3:0] pins.
0 = I/O buffers powered up
1 = I/O buffers powered down
GIOV33 I/O Powerdown controls GIOV33[16:0] pins.
0 = I/O buffers powered up
1 = I/O buffers powered down
IOPWDN1
Global device and local peripheral clocks are controlled by the Power and Sleep Controller, except as
shown in the following sections.
Device Configuration
58
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PDF描述
TN28F010-90 28F010 1024K (128K X 8) CMOS FLASH MEMORY
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TN28F020-90 28F020 2048K (256K X 8) CMOS FLASH MEMORY
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