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參數(shù)資料
| 型號(hào)： | TMX320DM6446ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)芯片 |
| 文件頁數(shù)： | 102/214頁 |
| 文件大?。?/td> | 1699K |
| 代理商： | TMX320DM6446ZWT |
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www.ti.com
P
5.6.1
Clock PLL Considerations with External Clock Sources
5.6.2
Clock PLL Electrical Data/Timing (Input and Output Clocks)
MXI/CLKIN
2
3
4
4
5
1
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
PLL and Reset Controller Registers Memory Map (continued)
HEX ADDRESS RANGE
0x01C4 0D30 - 0x01C4 0D37
0x01C4 0D38
0x01C4 0D3C
REGISTER ACRONYM
-
PLLCMD
PLLSTAT
DESCRIPTION
Reserved
PLL Controller 2 Command Register
PLL Controller 2 Status Register (Shows PLLCTRL Status)
PLL Controller 2 Alignment Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 2 Divider Change Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
PLL Controller 2 Clock Enable Register
PLL Controller 2 Clock Status Register (For All Clocks Except SYSCLKx)
PLL Controller 2 System Clock Status 1 Register (Indicates SYSCLK on/off
Status)
Reserved
0x01C4 0D40
ALNCTL
0x01C4 0D44
DCHANGE
0x01C4 0D48
0x01C4 0D4C
0x01C4 0D50
CKEN
CKSTAT
SYSTAT
0x01C4 0D54 - 0x01C4 0FFF
-
If the internal oscillator is bypassed, to minimize the clock jitter a single clean power supply should power
both the DM6446 device and the external clock oscillator circuit. The minimum CLKIN rise and fall times
should also be observed. For the input clock timing requirements, see the
input and output clocks
electricals section.
Rise/fall times, duty cycles (high/low pulse durations), and the load capacitance of the external clock
source must meet the device requirements in this data sheet (see the
electrical characteristics over
recommended ranges of supply voltage and operating case temperature
table and the
input and output
clocks
electricals section).
Table 5-12. Timing Requirements for MXI/CLKIN (-594) Devices
(1)(2)(3)(4)
(see
Figure 5-10
)
-594
NO.
UNIT
MIN
33.3
0.45C
0.45C
MAX
1
2
3
4
5
t
c(MXI)
t
w(MXIH)
t
w(MXIL)
t
t(MXI)
t
J(MXI)
Cycle time, MXI/CLKIN
Pulse duration, MXI/CLKIN high
Pulse duration, MXI/CLKIN low
Transition time, MXI/CLKIN
Period jitter, MXI/CLKIN
50
ns
ns
ns
ns
ns
0.55C
0.55C
0.05C
0.02C
(1)
The MXI/CLKIN frequency and PLL multiply factor should be chosen such that the resulting clock frequency is within the specific range
for CPU operating frequency. For example, for a -594 speed device with a 27 MHz CLKIN frequency, the PLL multiply factor should be
≤
22.
The reference points for the rise and fall transitions are measured at V
MAX and V
MIN.
For more details on the PLL multiplier factors, see the
Documentation Support
section for ARM Subsystem User's Guide.
C = CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 27 MHz, use C = 37.037 ns.
(2)
(3)
(4)
Figure 5-10. MXI/CLKIN Timing
Peripheral and Electrical Specifications
102
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PDF描述 |
|---|---|
| TN28F010-90 | 28F010 1024K (128K X 8) CMOS FLASH MEMORY |
| TN28F010-120 | 28F010 1024K (128K X 8) CMOS FLASH MEMORY |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TMX320DM6467TZUT1 | 制造商:Texas Instruments 功能描述: |
| TMX320DM6467ZUT | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Dig Media System-on- Chip RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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| TMX320DM647ZUT900 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media Processor |
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