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參數(shù)資料
| 型號： | UPD70F3214HGC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 778/861頁 |
| 文件大小： | 3910K |
| 代理商： | UPD70F3214HGC-8EU |
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CHAPTER 29 ELECTRICAL SPECIFICATIONS (STANDARD PRODUCTS (MASK ROM VERSION OF 128 KB OR LESS AND TWO-POWER FLASH MEMORY VERSION), (A) GRADE PRODUCTS)
User’s Manual U16890EJ1V0UD
778
(3) Bus hold
(a) CLKOUT asynchronous
(T
A
=
40 to +85
°
C, V
DD
= EV
DD
= AV
REF0
= 4.0 to 5.5 V, 4.0 V
≤
BV
DD
≤
V
DD
, 4.0 V
≤
AV
REF1
≤
V
DD
, V
SS
= EV
SS
=
BV
SS
= AV
SS
= 0 V, C
L
= 50 pF) (1/2)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
HLDRQ high-level width
t
WHQH
<78>
T
+
10
ns
HLDAK low-level width
t
WHAL
<79>
T
15
ns
Delay time from HLDAK
↑
to bus output
t
DHAC
<80>
40
ns
Delay time from HLDRQ
↓
to HLDAK
↓
t
DHQHA1
<81>
(2n
+
7.5)T
+
40
ns
Delay time from HLDRQ
↑
to HLDAK
↑
t
DHQHA2
<82>
0.5T
1.5T
+
40
ns
Remarks 1.
T = 1/f
CPU
(f
CPU
: CPU operating clock frequency)
2.
n: Number of wait clocks inserted in the bus cycle
The sampling timing changes when a programmable wait is inserted.
3.
The values in the above specifications are values for when clocks with a 1:1 duty ratio are input from X1.
(T
A
=
40 to +85
°
C, V
DD
= EV
DD
= AV
REF0
= 2.7 to 5.5 V, 2.7 V
≤
BV
DD
≤
V
DD
, 2.7 V
≤
AV
REF1
≤
V
DD
, V
SS
= EV
SS
=
BV
SS
= AV
SS
= 0 V, C
L
= 50 pF) (2/2)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
HLDRQ high-level width
t
WHQH
<78>
T
+
10
ns
HLDAK low-level width
t
WHAL
<79>
T
15
ns
Delay time from HLDAK
↑
to bus output
t
DHAC
<80>
80
ns
Delay time from HLDRQ
↓
to HLDAK
↓
t
DHQHA1
<81>
(2n
+
7.5)T
+
70
ns
Delay time from HLDRQ
↑
to HLDAK
↑
t
DHQHA2
<82>
0.5T
1.5T
+
70
ns
Remarks 1.
T = 1/f
CPU
(f
CPU
: CPU operating clock frequency)
2.
n: Number of wait clocks inserted in the bus cycle
The sampling timing changes when a programmable wait is inserted.
3.
The values in the above specifications are values for when clocks with a 1:1 duty ratio are input from X1.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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