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參數(shù)資料
| 型號： | UPD70F3214HGC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 648/861頁 |
| 文件大?。?/td> | 3910K |
| 代理商： | UPD70F3214HGC-8EU |
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CHAPTER 23 RESET FUNCTION
User’s Manual U16890EJ1V0UD
648
Table 23-1. Hardware Status on RESET Pin Input or Occurrence of WDTRES2 Signal
Item
During Reset
After Reset
Main clock oscillator (f
X
)
Oscillation stops (f
X
= 0 level).
Oscillation starts
Subclock oscillator (f
XT
)
Oscillation can continue without effect from reset
Note 1
.
Peripheral clock (f
XX
to f
XX
/1024), internal
system clock (f
CLK
), CPU clock (f
CPU
)
Operation stops
Operation starts. However, operation
stops during oscillation stabilization time
count.
Watchdog timer 1 clock (f
XW
)
Operation stops
Operation starts
Note 2
Internal RAM
Undefined if power-on reset occurs or writing data to RAM and reset conflict (data
loss); otherwise, retains values immediately before reset input.
I/O lines (ports)
High impedance
On-chip peripheral I/O registers
Initialized to specified status
Other on-chip peripheral functions
Operation stops
Operation can be started
Notes 1.
The on-chip feedback resistor is “connected” by default (refer to
6.3 (1) Processor clock control register
(PCC)
).
2.
The clock is in the initialized status (interval timer mode).
Table 23-2. Hardware Status on Occurrence of WDTRES1 Signal
Item
During Reset
After Reset
Main clock oscillator (f
X
)
Oscillation continues
Note
Subclock oscillator (f
XT
)
Oscillation can continue without effect from reset
Note
.
Peripheral clock (f
XX
to f
XX
/1024), internal
system clock (f
CLK
), CPU clock (f
CPU
)
Operation stops
Operation starts
Watchdog timer 1 clock (f
XW
)
Operation continues
Internal RAM
Undefined if writing data to RAM and reset conflict (data loss); otherwise, retains
values immediately before reset input.
I/O lines (ports)
High impedance
On-chip peripheral I/O registers
Initialized to specified status
Other on-chip peripheral functions
Operation stops
Operation can be started
Note
The on-chip feedback resistor is “connected” by default (refer to
6.3 (1) Processor clock control register
(PCC)
).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| UPD71011 | COCK PULSE GENERATOR/DIRVER |
| UPD71011C-10 | COCK PULSE GENERATOR/DIRVER |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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