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參數(shù)資料
| 型號(hào)： | UPD70F3214HGC-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 445/861頁(yè) |
| 文件大?。?/td> | 3910K |
| 代理商： | UPD70F3214HGC-8EU |
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CHAPTER 16 ASYNCHRONOUS SERIAL INTERFACE (UART)
User’s Manual U16890EJ1V0UD
445
(4) Receive buffer register n (RXBn)
The RXBn register is an 8-bit buffer register for storing parallel data that had been converted by the receive
shift register.
When reception is enabled (ASIMn.RXEn bit = 1), receive data is transferred from the receive shift register to
the RXBn register, synchronized with the completion of the shift-in processing of one frame. Also, a reception
completion interrupt request signal (INTSRn) is generated by the transfer to the RXBn register. For
information about the timing for generating this interrupt request, refer to
16.5.4 Receive operation
.
If reception is disabled (ASIMn.RXEn bit = 0), the contents of the RXBn register are retained, and no
processing is performed for transferring data to the RXBn register even when the shift-in processing of one
frame is completed. Also, the INTSRn signal is not generated.
When 7 bits is specified for the data length, bits 6 to 0 of the RXBn register are transferred for the receive
data and the MSB (bit 7) is always 0. However, if an overrun error (ASISn.OVEn bit = 1) occurs, the receive
data at that time is not transferred to the RXBn register.
The RXBn register becomes FFH when a reset is input or ASIMn.UARTEn bit = 0.
This register is read-only, in 8-bit units.
7
RXBn7
RXBn
(n = 0, 1)
6
RXBn6
5
RXBn5
4
RXBn4
3
RXBn3
2
RXBn2
1
RXBn1
0
RXBn0
After reset: FFH R Address: RXB0 FFFFFA02H, RXB1 FFFFFA12H
(5) Transmit buffer register n (TXBn)
The TXBn register is an 8-bit buffer register for setting transmit data.
When transmission is enabled (ASIMn.TXEn bit = 1), the transmit operation is started by writing data to TXBn
register.
When transmission is disabled (TXEn bit = 0), even if data is written to TXBn register, the value is ignored.
The TXBn register data is transferred to the transmit shift register, and a transmission completion interrupt
request signal (INTSTn) is generated, synchronized with the completion of the transmission of one frame
from the transmit shift register. For information about the timing for generating this interrupt request, refer to
16.5.2 Transmit operation
.
When ASIFn.TXBFn bit = 1, writing must not be performed to TXBn register.
This register can be read or written in 8-bit units.
After reset, TXBn is set to FFH.
7
TXBn7
TXBn
(n = 0, 1)
6
TXBn6
5
TXBn5
4
TXBn4
3
TXBn3
2
TXBn2
1
TXBn1
0
TXBn0
After reset: FFH R/W Address: TXB0 FFFFFA04H, TXB1 FFFFFA14H
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD70F3214HY | 32-Bit Single-Chip Microcontrollers |
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| UPD71011C-8 | COCK PULSE GENERATOR/DIRVER |
| UPD71011G-8 | COCK PULSE GENERATOR/DIRVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD70F3217 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD70F3217GJA-UEN | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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