參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 584/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
584
Agere Systems Inc.
24 Test-Pattern Generation/Detection Functional Description
(continued)
24.5.2 TPG Clock Source
The Supermapper TPG uses four source clocks provided by the cross connect as input at the appropriate rate to
generate the test patterns. These are shown in
Figure 101
as being supplied by the XC block, except the DS3
clock (which is provided via the XC3 crosspoint by the M13 or SPE block).
24.5.3 TPG Transmit Edge Select
The edge of the clock TPG_CLKx that is used to source the data is provisionable to either the rising edge
TPG_EDGEx = 1 (
Table 519 on page 351
,
Table 520
,
Table 521
, and
Table 522
) or the falling edge
TPG_EDGEx = 0 for each of the five test-pattern sources.
24.5.4 TPG Test-Pattern Framing
The test pattern can be transmitted either unframed or as the payload of a framed signal as defined in ITU-T Rec-
ommendation O.150. The DS1 continuous-idle signal is always framed. The test-pattern framing is determined by
the TPG_FRAMEx register values (
Table 519
and
Table 520
); 0 represents an unframed signal, while 1 represents
a test-pattern embedded in a framed signal. Additionally, a TPG_ESF bit (
Table 519
) determines if extended
superframe operation is enabled (DS1 only).
Table 636. TPG Framing Controls (TPG_FRAMEx = 1)
The DS1 idle data signal is always superframe (SF) framed. The associated SYNC signal is generated but may
safely be ignored if not used.
24.5.5 DS1 TPG Framing
For DS1 signals, the frame bit in the twelfth frame of each superframe is inverted if TPG_FINV0 = 1 (
Table 519
and
Table 520
).
For ESF modes, the transmitted data-link pattern is a continuous repeat of the contents of the TPG_ESFDL[15:0]
(
Table 516 on page 350
). Each ESF superframe is also checked for CRC-6 errors per
ANSI
T1.403. These CRC
errors may be injected via TPG_CRC6EINSx register bits (
Table 515 on page 349
). A single CRC-6 error event is
generated each time that the TPG_CRC6EINSx bit transitions from 0 to 1.
24.5.6 E1 TPG Framing
For E1 signals, the frame alignment signal (normally 0011011) is transmitted with the last bit inverted (0011010) if
TPG_FINV = 1 (
Table 519
and
Table 520
).
Each transmitted E1 multiframe contains a CRC-4 cyclic redundancy check mechanism per Recommendation
G.704 Section 2.3. CRC-4 errors may be injected via TPG_CRC4EINSx register bits (
Table 515 on page 349
). A
single CRC-4 error event is generated each time that the TPG_CRC4EINSx bit transitions from 0 to 1.
Index
(x)
0
Data Rate
—
DS1
Framing
SF (TPG_ESF = 0)
Transparent mode (test sequence bits
in signaling bit positions)
Continuous idle
E1 with common channel signaling, CRC-4
Unframed PRBS sequence
DS3—gated PRBS sequence (framing via M13)
ESF (TPG_ESF = 1)
User-settable data-link pattern CRC-6
generate/check
NA
1
2
4
5
E1
DS2
DS3
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TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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