參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 533/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
533
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.26.8 Slip Detection
Controlled slips are performed on frame boundaries. Elastic store slip overflow and underflow is monitored with
status bits FRM_SLIPO and FRM_SLIPU (
Table 405 on page 290
). In the case of an underflow, an entire frame is
repeated. In the case of an overflow, an entire frame in skipped.
21.26.9 The Concentration Highway (CHI) Mode
This is the system interface on Agere’s framers. It can be programmed to operate at 2.048 MHz, 4.096 MHz,
8.192 MHz, or 16.384 MHz clock rates (data rates up to 8.192 Mbits/s only). In this mode, a pair of global system
clock and system frame sync (one for the transmit and one for the receive direction) is required. The offset between
the frame sync and bit 0 of time slot 0 is programmable in this mode.
Figure 70
shows the transmit system interface
operating in the CHI mode. The data path (shown in bold arrows) passes through the slip buffer. Slips in the form of
buffer overflows or underflows are detected and reported in this mode. This interface can be used, for example, to
interface with the time-slot interchange (TSI) device.
5-9032(F)
Figure 70. CHI Mode of the Transmit System Interface
21.26.10 Nominal CHI Timing
Figure 71
illustrates nominal CHI frame timing. Double time-slot mode (CHIDTS) and associated signaling mode
(ASM) are disabled. The frames are 125
μ
s long and consist of 32 contiguous time slots when the 2.048 MHz data
rate mode is selected.
In DS1 frame modes, the CHI frame consists of 24 payload time-slots and eight stuffed (unused) time slots.
In CEPT frame modes, the CHI frame consists of 32 payload time slots:
TCHIDATA—output data to system.
RCHIDATA—input data to system.
TCHIFS—transmit CHI frame sync.
RCHIFS—receive CHI frame sync.
TS_D[28:1]
FRAME
ALIGNER
SLIP
BUFFER
TS_GFS
TS_GCLK
RS_GCLK
RS_GTCLK
TCLK
RS_D[28:1]
RS_G
TDM
PLL
FANOUT
1
28
28
FRAME
FORMATTER
RATE
TFS
28
TDM
TRANSMIT PATH
RECEIVE PATH
TRANSMIT SYSTEM
RECEIVE SYSTEM
ADAPTATION
BUFFER
TO
CROSSCONNECT
BLOCK (XC)
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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