參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 447/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
447
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
Table 569. Data Type Header Definitions
* All overhead bytes will be transmitted from MSB to LSB.
O bits are received in the byte following J2 and the byte following Z6/N2 in asynchronous mode. The O bits will be transmitted in the order in
which they are received within a VT, starting with the MSB of the nibble following the J2 byte.
Figure 46 on page 459
contains the RX_LOPOH block serial channel format and timing.
19.14 VT/TU Mapper Transmit Path Requirements
This section describes all necessary functions of the transmit logic (see
Figure 40 on page 435
, left to right).
I
Input selector (INSEL)
I
Transmit elastic store (TES)
I
Virtual tributary generator (VTGEN)
I
Virtual tributary multiplexer (VTMUX)
I
Transmit DS1/E1 signaling (TX_VTSIG)
I
Transmit low-order path overhead (TX_LOPOH)
19.14.1 Input Selector (INSEL)
The INSEL logic block (in
Figure 40 on page 435
) will perform loss of clock (LOC), AIS, and loss of frame sync
detection. The following features will be implemented:
I
The incoming DS1/E1 signal will be retimed immediately using the selected DS1/E1 clock edge
(VT_TX_CLKEDGE[1—28] (
Table 211 on page 170
)). If VT_TX_CLKEDGE[1—28] = 1, the rising edge of the
incoming DS1/E1 CLOCK is used to retime the signal; otherwise, the falling edge is used.
I
The incoming DS1/E1 signals will be checked for a digital loss of clock (LOC) condition and reported with bit
VT_TX_LOC[1—28] (
Table 192 on page 163
). Any change in state of VT_TX_LOC[1—28] will be reported to the
microprocessor via bit VT_TX_LOC_D[1—28] (
Table 184 on page 160
). Unless the VT_TX_LOC_M[1—28]
(
Table 188 on page 162
) mask bit is set, VT_TX_LOC_D = 1 will generate an interrupt.
I
If LOC is detected (VT_TX_LOC[1—28] = 1), DS1/E1 AIS will be inserted in the appropriate transmit path VT.
DS1/E1 AIS consists of a valid VT/TU pointer, valid VT/TU overhead, and an all-ones payload.
I
In the byte-synchronous mode, the incoming DS1/E1 frame sync is monitored for the loss of frame sync condi-
tion (LOFS) and reported in bit VT_LOFS[1—28] (
Table 192 on page 163
). In frame sync, (VT_LOFS[1—28] = 0)
is declared following three consecutive valid frame sync pulses (375 μs). Loss of frame sync (VT_LOFS[1—28] =
1) is declared following six consecutive frame sync mismatches (750 μs). Any change in state of VT_LOFS[1—
28] will be reported in bit VT_LOFS_D[1—28] (
Table 184 on page 160
). Unless the VT_LOFS_M[1—28]
(
Table 188 on page 162
) mask bit is set, VT_LOFS_D[1—28] = 1 will generate an interrupt.
I
If LOFS is detected (VT_LOFS[1—28] = 1), AIS-V is inserted in the appropriate VT location. AIS-V consists of
writing an all-ones pattern into the entire VT, including V1~4.
Header
0
0
1
1
0
0
1
1
Description
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
Reserved.
TMUX and SPE mapper RDI/REI.
V5 byte, 28/21 bytes starting with VT 1*.
J2 byte, 28/21 bytes starting with VT 1.
Z6/N2 byte, 28/21 bytes starting with VT 1.
Z7/K4 byte, 28/21 bytes starting with VT 1.
O bits, 28/21 bytes starting with VT 1
.
Reserved. Data will be ignored.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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