參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 222/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
222
Agere Systems Inc.
11 M13/M23 MUX/DeMUX Registers
(continued)
Table 284. M13_M12_DEMUX_CONTROL1_R[1—7], M12 DeMUX Control 1 Registers [1—7] (R/W)
Table 285. M13_M12_DEMUX_CONTROL2_R[1—7], M12 DeMUX Control 2 Registers [1—7] (R/W)
Table 286. M13_M12_DEMUX_CONTROL3, DS2 M12 DeMUX Control 3 (R/W)
Address
Bit
Name
Function
Reset
Default
0x00
00
0x1007B
0x1007D
0x1007F
0x10081
0x10083
0x10085
0x10087
15:8
7:6
RSVD
Reserved.
M13_M12DMX_MODE[1—7][1:0] Bits.
00 = the M12 deMUX Receives DS2 Signal From the M23
deMUX.
01 = the M12 deMUX operates as an independent demulti-
plexer.
10/11 = the M12 deMUX is idle and outputs are held low.
The second and fourth DS1 outputs from the M12 demulti-
plexers are inverted if these bits are 1.
Each DS1/E1 output selector number, x, can be expressed
as either 4y – 3, 4y – 2, 4y – 1, or 4y, where y ranges from 1
to 7. For a given y, the 4 selectors in the group output DS1
signals if M13_OUT_TYPEy = 1, or E1 signals if
M13_OUT_TYPEy = 0.
M13_TDS1_EDGE[28:1] The transmit DS1/E1 signals are retimed by the rising edge
of the associated clocks if these bits are set high; otherwise,
the data is retimed by the falling edge.
M13_M12DMX_
MODE[1—7][1:0]
5
M13_DEMUXCH2_
4_INV[1—7]
M13_OUT_TYPE[1—7]
1
4
1
3:0
0xF
Address
Bit
Name
Function
Reset
Default
0x000
0x0
0x1007C
0x1007E
0x10080
0x10082
0x10084
0x10086
0x10088
15:4
3:0
RSVD
Reserved.
M13_DS1_OUT_AIS[28:1] A logic 1 of these bits will cause the corresponding DS1
output all ones AIS.
Address
Bit
Name
Function
Reset
Default
0x0000
0
0x10089
15:2
1
RSVD
Reserved.
This bit controls the DS2 framing algorithm in the DS1
mode only. Out-of-frame is declared if the F bits contain
two errors in 4 bits if M13_DS2_MODE = 0, or at least 1 F-
bit error in four consecutive M-subframe pairs if
M13_DS2_MODE = 1.
M13_DS2_FERR_MODE This bit controls frame error counting for the M12 demulti-
plexers in the E1 mode only. If this bit is 0, the frame error
counters increment for each frame alignment signal bit
error. Otherwise, the counter increments once for each
frame alignment signal that contains at least 1 bit error.
M13_DS2_MODE
0
0
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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