參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 502/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
502
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.11.1 Link Count Selection
The link count is specified by programming FRM_R_LINKCNT[4:0] in FRM_SGR1, receive signaling global register
1 (R/W),
Table 371 on page 267
, bits [14:10]. The reset value is 28, which is appropriate for a 28-link DS1 applica-
tion. A value of 21 is appropriate for a 21-link CEPT application. If the application mixes DS1 and CEPT links or the
TDM clock supplied to the framer section is less than 51.84 MHz, this value should match the terminal count set in
FRM_FGR2, framer global register 2 (R/W),
Table 318 on page 249
, bits [7:0].
21.12 Other Receive Signaling Global Features
21.12.1 Support of Automatic Signaling Freeze on Framing Bit Errors
By default, signaling extraction from a particular link will halt when the appropriate alignment has been lost. In order
to guarantee that signaling freeze takes place as soon as possible, FRM_R_AFZFBE in FRM_SGR1, (
Table 371
on page 267
), bit 1 must set to 1. When enabled, FRM_R_AFZFBE halts signaling extraction for 32 frames upon
detection of a frame bit error. This configuration bit is applicable to DS1, CEPT, and CMI type frames and for sig-
naling extracted from the receive line or the VT mapper interface. When FRM_R_AFZFBE is enabled, the receive
signaling debounce feature must also be enabled. The FRM_R_SIGDEB feature is enabled in FRM_RSLR33, bit 5
(
Table 386 on page 274
).
21.12.2 Support of Change of Signaling State FIFO
Signaling can be terminated in the framer section of the Supermapper by polling FRM_RSLR0—FRM_RSLR31, for
each link (
Table 384 on page 273
). An alternative method is to enable the operation of a signaling change of state
FIFO. In doing so, the host will be interrupted when there have been signaling state changes which need to be pro-
cessed. In order to enable the operation of the signaling change of state FIFO, set FRM_R_SCOSEN in
FRM_SGR2, bit 15 to 1 (
Table 372 on page 267
).
The FIFO is located at signaling receive global register 3. The word read by the host has the following format.
Table 593. Signaling Receive Global Register 3, Bit Definition
The data read by the host indicates the link number (L[4:0]), time-slot number (TS[4:0]), and the signaling informa-
tion for a time slot whose value has changed. The word read by the host will also indicate whether or not the entry
is valid (V = 1) and whether or not there are more entries yet to be read (M = 1). A word with V set to 0 indicates
that the FIFO is empty. The signaling code presented will reflect the associated GF value programmed by the host.
The unused signaling bits will be set to 0. For example, if the time slot is programmed for 4-state signaling, the D
and C bits will be set to 0. The A and B bit will identify the valid signaling code.
This feature can be used in combination with any other feature (i.e., debounce).
When the change of state FIFO is enabled, the host will be interrupted when one of two conditions is satisfied. If
the number of entries in the FIFO exceed the threshold programmed by the host or if there are valid entries to be
processed and the signaling interrupt timer has expired, then the host will be interrupted.
The host sets the FIFO depth threshold by programming FRM_R_SCOSDTH[9:0] in FRM_SGR2, receive signal-
ing global register 2 (R/W), bits [9:0]. The depth of the FIFO is 672, which is sufficient to store an entry for every
time slot processed by the 28-link framer. The timer interval is selected by programming FRM_R_SCOSTTH[15:0]
in FRM_SGR3, bits [15:0] (
Table 373 on page 268
). The timer increments are 125 μs and the maximum interval
possible is 8 s. The default setting for the depth and timer threshold is 0, which results in the host being interrupted
whenever an entry is made into the FIFO.
If the FIFO overflows, the processor will immediately be interrupted. The current contents of the FIFO will be lost,
however, subsequent entries will be stored normally.
The host can poll the change of state FIFO without the use of interrupts.
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
M
V
L4
L3
L2
L1
L0
TS4
TS3
TS2
TS1
TS0
D
C
B
A
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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