參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 399/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
399
Agere Systems Inc.
17 TMUX Functional Description
(continued)
Table 547
summarizes the insertion options for the specified overhead bytes for TOAC in full TOH access mode.
The TMUX allows a default value (all zeros if microprocessor interface block SMPR_OH_DEFLT = 0 (
Table 77 on
page 70
), and all ones if SMPR_OH_DEFLT = 1) to be inserted on the corresponding TOAC value. All control sig-
nals are active-high.
Table 547. TTOAC Control Bits in Full Access Mode
An event indication must be provided to indicate parity errors for the TOAC channel. Odd or even parity is checked
depending on TMUX_TTOAC_OEPMON (
Table 127 on page 115
); 0 selects odd parity and 1 selects even parity.
A parity error is reported in status register bit TMUX_TTOAC_PE (
Table 90 on page 80
), and the interrupt is
maskable with TMUX_TTOAC_PM (
Table 94 on page 89
).
17.6.17 Sync Status Byte (S1) Insert
When TMUX_THSS1INS = 1 (
Table 117 on page 105
), the value in TMUX_TS1INS[7:0] (
Table 122 on page 112
)
is inserted into the S1 byte of the outgoing signal; otherwise, the associated TOAC value is inserted when
TMUX_TTOAC_S1 = 1 (
Table 127 on page 115
). If both TMUX_THSS1INS and TMUX_TTOAC_S1 are a logic 0,
then the value inserted depends on the value of the microprocessor interface block SMPR_OH_DEFLT (
Table 77
on page 70
) bit. If SMPR_OH_DEFLT = 0, then all zeros are inserted. If SMPR_OH_DEFLT = 1, then all ones are
inserted.
17.6.18 REI-L: M1 Insert
For STS-3/STM-1 modes, the M1 byte is allocated for use as a line remote error indication (REI). For STS-1, bits 0
to 3 of the M0 byte are used. The M0 or M1 bytes convey the count of interleaved bit blocks that have been
detected in error by the line BIP-8 (B2) detector on the received signal.
This function can be inhibited by asserting TMUX_THSLREIINH (
Table 117 on page 105
). A bit error in the M0/M1
byte can be inserted under user control. When TMUX_TLREIINS (
Table 125 on page 114
) is asserted, the corre-
sponding M0 or M1 byte will indicate one error each time the microprocessor interface block SMPR_BER_INSRT
(
Table 75 on page 68
) bit is asserted.
The TMUX provides a protection switch MUX for REI-L insertion, controlled by TMUX_TLREIRDISEL (
Table 117
on page 105
). If TMUX_TLREIRDISEL = 1, then the REI-L value for insertion is taken from the value on the protec-
tion board rather than from the receive side of the same TMUX.
Overhead Bytes
Register Control Bits
Value of the Register Control Bits
0 (Default Value)
SMPR_OH_DEFLT
(00000000 or 11111111)
1
E1
F1
TMUX_TTOAC_E1 (
Table 127 on page 115
)
TMUX_TTOAC_F1 (
Table 127
)
TMUX_TTOAC_D1TO3 (
Table 127
)
TMUX_TTOAC_D4TO12 (
Table 127
)
TMUX_TTOAC_S1 (
Table 127
)
TMUX_TTOAC_E2 (
Table 127
)
TMUX_TTOAC_AVAIL (
Table 127
)
TOAC Data
D1—D3
D4—D12
S1
E2
All remaining bytes in
Table 546
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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