參數(shù)資料
型號(hào)： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁數(shù)： 78/179頁
文件大?。?/td> 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 73 -
18. After CP takes this response data and examine it, CP act as response data. If there is no error indication in
response, CP informs SPI-MMC block that MMC sends data to it.
19. CP sends a reset signal to the SPI-MMC block. In other words, CP writes 0 to bit in the Reset register. The
signal is used to clear counters inside the block. Before new exchange begins and the content of
XCHCOUNTER is changed, and transmit mode is changed (XCHMODE BIT in the SPICR), CP must send
a reset signal to the SPI-MMC block.
20. The CP writes number to be received into XCHCOUNTER register.
21. CP sends a start signal to SPI-MMC (set XCH bit).
22. The SPI-MMC block receives data from MMC (for example, data length is from 4 byte to 515 byte).
23. If SPI-MMC receives data like RX FIFO size, SPI-MMC block sets the "RX FIFO full" status bit and issues
an interrupt to CP. At this time SPICLK disable start signal for prevention of RX FIFO overrun. If CP takes
all data in RX FIFO, CP sends a start signal and receives response to remain. Repeat it.
24. After SPI-MMC block receive all data from MMC, it sets the XCH DONE status bit and issues an interrupt
to CP.
25. The CP reads the SPISR register in the SPI-MMC block and disable start signal (reset XCH bit). In other
words, CP writes the SPICR register.
26. After CP takes last data from RX FIFO, CP de-asserts CS signal.
9.2.5
Multimedia Card Host Controller
This document will describe the basic operation about the MMC Host controller for the ARM7202. This
controller operates in MMC mode to communicate with Multimedia Card.
9.2.6
Registers
The MMC host controller has 12 registers. Following table shows the register map and its reset value.
Address
Name
Width
0x8001.5040
mmcModeReg
9
0x8001.5044
mmcOperationReg
9
0x8001.5048
mmcStatusReg
15
0x8001.504C
mmcIntrEnReg
7
0x8001.5050
mmcBlockSizeReg
11
0x8001.5054
mmcBlockNumberReg
16
0x8001.5058
mmcTimePeriodReg
24
0x8001.505C
mmcCMDBufferReg
6
0x8001.5060
mmcARGBufferReg
32
0x8001.5064
mmcRESPBufferReg
32
0x8001.5068
mmcDATABufferReg
32
0x8001.507C
mmcReadyTimeoutReg
24
Table 9-4 MMC Host Controller Register Summary
9.2.6.1
MMC Mode Register
Default
Description
MMC Mode Register
MMC Operation Register
MMC Status Register
MMC interrupt Enable Register
MMC Block Size Register
MMC Block Number Register
MMC Time Period Register
MMC Command Buffer Register
MMC ARG Buffer Register
MMC RESP Buffer Register
MMC Data Buffer Register
MMC Ready Timeout Register
0x8001.5040
0
Enable
8
7
6
5 : 3
ClkRate
2
1
IntrReq
DmaReq
SoftReset
DmaEn
Reserved
Bits
8
7
6
5:3
Type
R
R
R/W
R/W
Function
Interrupt Request Signal.
DMA Request Signal.
Software Reset.
Clock Rate Divisor Value. BCLK is 50MHz.
MMCCLK speed will be one of these values according to divisor value.
0 for 25MHz (1/2 BCLK)
1 for 12.5MHz (1/4 BCLK)
2 for 6.25MHz (1/8 BCLK)
3 for 3.125MHz (1/16 BCLK)
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