參數(shù)資料
型號(hào)： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁(yè)數(shù)： 54/179頁(yè)
文件大?。?/td> 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 49 -
7.4.3
Read burst wait (Sequential mode)
This timing diagram shows a sequential burst read accesses with 3 wait cycles (MEM config register = 0xE60)
Above the figure of burst wait signals; make sure that BurstEnable signal will be change (High to Low) at the
BA is become to different value.
A_TRAN
BCLK
nRCS
nROE
RA
R
D
BTRAN
A
BA
DSELx
BWAIT
S_TRAN
S_TRAN
S_TRAN
A
NOTE *1.8
NOTE *1.9
Burst
Enable
S_TRAN
A+C
S_TRAN
S_TRAN S_TRAN S_TRAN S_TRAN S_TRAN S_TRAN S_TRAN
S_TRAN S_TRAN
A_TRAN
A+4
A+8
A+4
A+8
A+C
NOTE *1.8.1
NOTE *1.8.1
NOTE *1.8.1
NOTE *2.0
NOTE *2.1
NOTE *2.1
NOTE *2.1
NOTE *1.9
NOTE *1.9
NOTE *1.9
The AMBA Bus internal signals
The SMI Control signals
D(A)
D(A+4)
D(A+8)
D(A+C)
*NOTE 1.8 : For the 1
st
read of a Burst read transfer the wait time is Normal Wait time (in this example 4
cycles).
*NOTE 1.8.1: BWAIT time = BCLK x 3 wait cycle(If MCR is set)
*NOTE 1.9: Valid the SMI address latch on the ASB Bus address when BA, DSEL, and BurstEnable are valid
condition.
*NOTE 2.0: After generated SMI control signals, external device read data is valid with SMI address (RA),
nRCS, and nROE.
*NOTE 2.1: The BTRAN is sequential transfer so the SMI control signal (nRCS, nROE) are not asserted any
more, and then external device read data is valid with SMI address(RA).
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