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參數資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數： | 133/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 128 -
T
[0,1,2]
BASE [31:16]
15
14
T
[0,1,2]
BASE [15:0]
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Bits
31:0
Type
R/W
Function
Timer 0 (Timer 1, Timer 2) Base Register. 32-bit target count value (interval) is stored in here.
The interrupt interval in repeat mode is (Base Register value + 1) clock periods.
For example, if the Base Register is set to 0x3333, then the timer generates an interrupt
request every 0x3333 + 1 clock cycles.
10.7.2.2
Timer [0,1,2] Count Register (T[0,1,2]COUNT)
0x8002.5008 / 0x8002.5028 / 0x8002.5048
21
20
19
18
31
T
[0,1,2]
COUNT [31:16]
15
14
T
[0,1,2]
COUNT [15:0]
30
29
28
27
26
25
24
23
22
17
16
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Bits
31:0
Type
R/W
Function
32bit up counter
10.7.2.3
Timer [0,1,2] Control Register (T[0,1,2]CTRL)
0x8002.5010 / 0x8002.5030 / 0x8002.5050
2
1
REPEAT
MODE
0
COUNT
ENABLE
RESET
Bits
7:3
2
1
0
Type
-
R/W
R/W
R/W
Function
Reserved
Set for reset counter register
Set for count repeat mode
Set to start count and reset to stop. For Timer 0, Timer 1, and Timer 2 in non-repeat mode,
This bit will be cleared automatically whenever the counter reaches the target value.
10.7.2.4
Timer Top-level Control Register (TOPCTRL)
0x8002.5060
6
TIMER
OUT EN
5
TIMER 64
INTR EN
4
TIMER 64
ENABLE
3
POWER
DOWN
2
TIMER
INTR EN
1
TIMER
INTR EN
0
TIMER
INTR EN
2
1
0
Bits
7
6
Type
-
R/W
Function
Reserved
Timer 1 Output Enable. The interval of this output is 2 times of interrupt interval of Timer 1.
0 = disable, 1 = enable
64bit Timer Counter Overflow Interrupt Enable
0 = disable, 1 = enable
64bit Timer Enable.
0 = disable, 1 = enable
Timer Controller POWER DOWN.
0 = Power Down mode, 1 = enable
Timer 2 Interrupt Enable
0 = disable, 1 = enable
Timer 1 Interrupt Enable
0 = disable, 1 = enable
Timer 0 Interrupt Enable. If reset, no interrupt is generated at Timer 0.
0 = disable, 1 = enable
5
R/W
4
R/W
3
R/W
2
R/W
1
R/W
0
R/W
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