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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 124/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 119 -
10.5
PS/2 Interface Controller
This PS/2 Controller is an Advanced Microcontroller Bus Architecture (AMBA) compliant System-on-a-Chip
peripheral providing industry-standard PS/2 data transfer channel. A channel has two bi-directional signals that
serve as direct interfaces to an external keyboard, mouse or any other PS/2-compatible pointing device.
This is an AMBA slave module that connects to the Advanced Peripheral Bus (APB). For more information
about AMBA, please refer to the AMBA Specification (ARM IHI 0001).
FEATURES
z
AMBA compliant
z
PS/2 compatible interface
z
Half-duplex bi-directional synchronous serial interface using open-drain outputs for clock and data
z
Enable/Disable channel
z
Operation in polled or interrupt-driven mode
z
Hardware support for PS/2 auxiliary device protocol
z
Maskable transmit and receive interrupts
z
Automatic odd parity generation and checking
z
Optional software based PS/2 implementation
z
Test Interface Controller compatible test registers and test modes
10.5.1
External Signals
Pin Name
PSCLK
PSDAT
Type
I/O
I/O
Description
PS/2 compatible clock signal pin. Pull-up this pad output (open-drain pad used.)
PS/2 compatible data signal pin. Also pull-up this pad (open-drain).
10.5.2
Registers
Address
0x8002.C000
0x8002.C004
0x8002.C008
0x8002.C00C
0x8002.C010
0x8002.C014
0x8002.C018
0x8002.C020
0x8002.C024
0x8002.C024
0x8002.C024
0x8002.C024
0x8002.C024
0x8002.C024
0x8002.C03C
Table 10-5 PS/2 Controller Register Summary
NOTE: The initial value of registers may be not correct with the condition of testing environment. Above values
are based on TIC test environment. With external model, some registers may have different value.
10.5.2.1
PSDATA
Name
PSDATA
PSSTAT
PSCONF
PSINTR
PSTDLO
PSTPRI
PSTXMT
PSTREC
PSTIC0
PSTIC1
PSTIC2
PSTIC3
PSTIC4
PSTIC5
PSPWDN
Width
8
7
6
5
8
8
8
8
1
8
8
8
8
8
1
Default
00h
00h
00h
00h
00h
00h
00h
00h
00h
Description
Transmit/Receive data register
Internal status register
Configuration register
Interrupt/Error status and Interrupt ACK register
Timing parameter register
Timing parameter register
Timing parameter register
Timing parameter register
Test Register 0
Test Register 1
Test Register 2
Test Register 3
Test Register 4
Test Register 5
Power-down configuration register
0x8002.C000
7
Transmit / Receive Data
6
5
4
3
2
1
0
Bits
7:0
Type
R/W
Function
After wake up, PS/2 interface waits for one of two events:
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