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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 26/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 21 -
2.2.2.3
PORT C
Data Input/Output
Primary
(nTEST | nPLLENABLE) & ~CEN*
GPIO Enable
(nTEST | nPLLENABLE)
& CEN
Analog Test
~nTEST
~nPLLENABLE
&
I
PORTC1
PORTC2
PSDAT
PSCLK
nDMAREQ
O
TIMEROUT
PORTC1
PORTC2
PSDAT
PSCLK
PWM0
PWM1
nDMAACK
nRCS2 /
[nRCS2dma]
nRCS3
I
PORTC0
PORTC1
PORTC2
PORTC3
PORTC4
PORTC5
PORTC6
PORTC7
PORTC8
O
PORTC0
PORTC1
PORTC2
PORTC3
PORTC4
PORTC5
PORTC6
PORTC7
PORTC8
I
TDIOSTOP
TDLEFT
TDD[2]
TDD[1]
O
TAD[2]
TAD[4]
TAD[3]
TAD[1]
TAD[0]
PORTC9
PORTC9
PORTC10
PORTC10
TDD[0]
* CEN : GPIO PORT C Enable Register (0x8002.305C).
2.2.2.4
PORT D
Data Input/Output
Primary
(nTEST | nPLLENABLE )
& ~DEN*
I
z
DEN : GPIO PORT D Enable Register (0x8002.307C).
GPIO Enable
(nTEST | nPLLENABLE )
& DEN
I
PORTD0
PORTD1
PORTD2
PORTD3
PORTD4
PORTD5
PORTD6
PORTD7
PORTD8
Analog Test
~nTEST & ~nPLLENABLE
O
LD8
LD9
LD10
LD11
LD12
LD13
LD14
LD15
LBLEN
O
PORTD0
PORTD1
PORTD2
PORTD3
PORTD4
PORTD5
PORTD6
PORTD7
PORTD8
I
TPLL1PWDN
TPLL1FREQSEL[0]
TPLL1FREQSEL[1]
TPLL1FREQSEL[2]
TPLL1FREQSEL[3]
TPLL1FREQSEL[4]
TPLL1FREQSEL[5]
TPLL1PCLKIn
O
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PDF描述 |
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