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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 157/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 152 -
core logic from the pins and then apply tests to the core logic, or conversely to isolate the pins from the core
logic and then drive or monitor the system pins. Operating modes: The BS register is selected as the register
to be connected between
TDI
and
TDO
only during the SAMPLE/PRELOAD, EXTEST and INTEST
instructions. Values in the BS register are used, but are not changed, during the CLAMP and CLAMPZ
instructions. In the normal (system) mode of operation, straight-through connections between the core logic
and pins are maintained and normal system operation is unaffected. In TEST mode (i.e. when either EXTEST
or INTEST is the currently selected instruction), values can be applied to the core logic or output pins
independently of the actual values on the input pins and core logic outputs respectively. On the HMS30C7202
all of the boundary scan cells include an update register and thus all of the pins can be controlled in the above
manner.
Additional boundary-scan cells are interposed in the scan chain in order to control the enabling of tristateable
buses. The values stored in the BS register after power-up are not defined. Similarly, the values previously
clocked into the BS register are not guaranteed to be maintained across a Boundary Scan reset (from forcing
nTRST
LOW or entering the Test Logic Reset state).
Single-step Operation
HMS30C7202 is a static design and there is no minimum clock speed. It can therefore be single-stepped while
the INTEST instruction is selected and the PLLs are bypassed.
This can be achieved by serializing a parallel stimulus and clocking the resulting serial vectors into the
boundary-scan register. When the boundary-scan register is updated, new test stimuli are applied to the core
logic inputs; the effect of these stimuli can then be observed on the core logic outputs by capturing them in the
boundary-scan register.
11.3.6
Boundary Scan Interface Signals
Figure 11-3: Boundary Scan General Timing
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