19-4750; Rev 1; 07/11 104 of 194 10.3.3 Jitter Buffer Registers (JB.) 10.3.3.1 Jitter Buffer Status Registers (J" />
參數(shù)資料
型號(hào)： DS34S132GN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 7/194頁(yè)
文件大小： 0K
描述： IC TDM OVER PACKET 676-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
電路數(shù)： 1
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-PBGA（27x27）
包裝： 管件
其它名稱(chēng)： 90-34S13+2N0
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)當(dāng)前第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)
DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
104 of 194
10.3.3 Jitter Buffer Registers (JB.)
10.3.3.1 Jitter Buffer Status Registers (JB.)
Table 10-11. Jitter Buffer Status Registers (JB.)
JB. Field
Name
Addr (A:)
Bit [x:y] Type
Description
G0SRL.
A:0200h
Group 0 Status Register Latch.
RSVD
[31:8]
Reserved.
JBU [7:0]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer Underrun or “Start of Playout” according
to the G.GCR.IPSE setting. Bits [7:0] indicate Bundles [7:0] respectively.
G1SRL.
A:0204h
Group 1 Status Register Latch.
RSVD
[31:8]
Reserved.
JBU
[15:8]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[15:8] respectively. This can also optionally indicate the start of playout.
G2SRL.
A:0208h
Group 2 Status Register Latch.
RSVD
[31:8]
Reserved.
JBU
[23:16]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[23:16] respectively. This can also optionally indicate the start of playout.
G3SRL.
A:020Ch
Group 3 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[31:24]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[31:24] respectively. This can also optionally indicate the start of playout.
G4SRL.
A:0210h
Group 4 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[39:32]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[39:32] respectively. This can also optionally indicate the start of playout.
G5SRL.
A:0214h
Group 5 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[47:40]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[47:40] respectively. This can also optionally indicate the start of playout.
G6SRL.
A:0218h
Group 6 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[55:48]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[55:48] respectively. This can also optionally indicate the start of playout.
G7SRL.
A:021Ch
Group 7 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[63:56]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[63:56] respectively. This can also optionally indicate the start of playout.
G8SRL.
A:0220h
Group 8 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[71:64]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[71:64] respectively. This can also optionally indicate the start of playout.
G9SRL.
A:0224h
Group 9 Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBU
[79:72]
[7:0] rls-cor-i3
Jitter Buffer Underrun “1” = Jitter Buffer underrun. Bits [7:0] indicate Bundles
[79:72] respectively. This can also optionally indicate the start of playout.
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