19-4750; Rev 1; 07/11 72 of 194 be high impedance or logic 1 using G.GCR" />
參數(shù)資料
型號： DS34S132GN+
廠商： Maxim Integrated Products
文件頁數(shù)： 165/194頁
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 676-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
電路數(shù)： 1
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-PBGA（27x27）
包裝： 管件
其它名稱： 90-34S13+2N0
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
72 of 194
be high impedance or logic 1 using G.GCR1.IIM. Table 9-18 identifies the interrupt functions and how they relate to
each other.
Table 9-18. Interrupt Hierarchy
Monitor Function
Level 3 Interrupt Condition Registers
Level 2 Group Registers
Level 1 – Global Register bits
G.GSR1 Interrupts
Status
Latched Status Interrupt Enable Status
Latched Status G.GSR1 Status G.GSRIE Enable
Ethernet Port BERT
EB.BSR
EB.BSRL
EB.BSRIE
NA
EBS
EBIE
TDM Port BERT
DB.BSR
DB.BSRL
DB.BSRIE
NA
DBS
DBIE
TXP packet CAS
NA
G.GSR2
G.GSRIE2
NA
PTCS
PTCIE
Xmt TDM Port CAS
NA
G.GSR3
G.GSRIE3
NA
PRCS
PRCIE
Ethernet MAC
NA
M.IRQ_STATUS M.IRQ_ENABLE
M.IRQ_DISABLE
NA
MIRS
MIRIE
Clock Recovery Engines
(note 1)
CRHS
CRHIE
Control Word
NA
B.GxSRL
B.GxSRIE
G.GSR5 NA
BS
BIE
Jitter Buffer Underrun
NA
JB.GxSRL
JB.GxSRIE
G.GSR6 NA
JBS
JBIE
Underrun/ Frame Align
NA
G.PTSRL
G.PTSRIE
NA
G.GSR4
PS
PIE
Overrun/ Frame Align
NA
G.PRSRL
G.PRSRIE
Packet Classifier
NA
PC.SRL
PC.SRIE
NA
PCS
PCIE
SDRAM Queue Error
NA
EMI.BMSRL
EMI.BMSRIE
NA
EMIS
EMIIE
TXP CPU FIFO & Queue EMA.WSR1 EMA.WSRL1
EMA.WSRIE1
NA
EMAWS
EMAWIE
RXP CPU FIFO & Queue EMA.RSR1 EMA.RSRL1
EMA.RSRIE1
NA
EMARS
EMARIE
G.TIPSRL Interrupts
Status
Latched Status Interrupt Enable Status
Latched Status G.TPISRL
G.TPISRIE
High Priority Overflow
NA
HPQOSL
HPQOSIE
Low Priority Overflow
NA
LPQOSL
LPQOSIE
Notes: 1 The Clock Recovery Engine interrupts are specified by the DSP firmware load (not included here).
Figure 9-32 depicts the interrupt hierarchy using an example “Monitor Function A” (e.g. Monitor Function “A” = “Rcv
TDM Port CAS Change”). The “[x:y]” notation means “[Group:Member]”. Some Monitor Functions have only one
“group” so the Level 3 “OR” output would be connected directly to the Level 1 “AND” input (the Level 2 Status is
“NA = Not Applicable” and there is no Level 2 OR gate). Some of the Status signals are latched (Latched Status)
and others are not as indicated in Table 9-18. When a Status is provided, but without a “Latched Status” signal, the
non-latched, Status bypasses the “l(fā)atch” function in Figure 9-32. In this case the Status connects directly to the
next logic element (OR gate or AND gate) in the interrupt hierarchy (e.g. the Level 2, G.GSR5 Status register bits
are ORed together bypassing the latch function in the diagram). The G.TIPSRL interrupts are not driven by any
lower level conditions. All G.TIPSRL conditions are Latched Status and connect directly to the Level 1 “OR”.
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