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參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 20/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
116 of 194
EMI. Field
Name
Addr (A:)
Bit [x:y] Type
Description
DCR2.
A:0394h
DDR SDRAM Configuration Register 2. Default: 00.02.90.10h
RSVD
[31:19]
Reserved.
TRFC
[18:14] rwc-_-_
Time Refresh From Clock selects the time the S132 allows for each SDRAM
refresh cycle to complete. This can be set to any value between the minimum tRFC
allowed by the SDRAM and the max value (0x1F = 248 ns; 0 and 1 are invalid).
Refresh Time = TRFC * 1/freqDDRCLK = TRFC * 8 ns
DCL
[13:11] rwc-_-_
DDR SDRAM CAS Latency specifies the SDRAM CAS Latency.
2 = CAS Latency 2 (all other values are reserved).
DCW
[10:9] rwc-_-_
DDR SDRAM Column Width specifies the external SDRAM Column Width.
0 = 2048 columns per row
1 = 1024 columns per row
2 = 512 columns per row
3 = reserved
DMS
[8:7] rwc-_-_
DDR SDRAM Memory Size specifies the total external SDRAM memory size.
0 = 1 Gbit (two 32 Meg x 16-bit SDRAM devices)
1 = 512 Mbit (one 32 Meg x 16-bit SDRAM device)
2 = 256 Mbit (one 16 Meg x 16-bit SDRAM device)
3 = 128 Mbit (one 8 Meg x 16-bit SDRAM device)
DDW
[6:5] rwc-_-_
Reserved.
DRRS
[4:0] rwc-_-_
DDR SDRAM Refresh Rate Select = time period between each SDRAM Refresh
(SDRAM tREFI parameter) = DRRS * 512ns
DCR3.
A:0398h
DDR SDRAM Configuration Register 3. Default: 00.22.40.00h
DBMR
[31:16] rwc-_-_
Reserved.
DEMR
[15:0] rwc-_-_
Reserved.
10.3.5.2 External Memory Interface Status Registers (EMI.)
Table 10-18. External Memory Interface Status Registers (EMI.)
EMI. Field
Name
Addr (A:)
Bit [x:y] Type
Description
BMSRL.
A:03A0h
Buffer Manager Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:9]
Reserved.
CERCSL
[8] rls-crw-i3
CPU to Ethernet Read Check Status Latch = “1” indicates one or more SDRAM
Read operations were invalid due to EMI.BMCR3.PTSO. The TXP CPU Queue
overlaps with another SDRAM queue due to an invalid EMI Start Address setting.
The combination of CERCSL = 1 and CERCIE = 1 forces G.GSR1.EMIS = 1.
CEWCSL
[7] rls-crw-i3
CPU to Ethernet Write Check Status Latch = “1” indicates one or more SDRAM
Write operations were invalid due to EMI.BMCR3.PTSO. The TXP CPU Queue
overlaps with another SDRAM queue due to an invalid EMI Start Address setting.
The combination of CEWCSL = 1 and CEWCIE = 1 forces G.GSR1.EMIS = 1.
ECRCSL
[6] rls-crw-i3
Ethernet to CPU Read Check Status Latch = “1” indicates one or more SDRAM
Read operations were invalid due to EMI.BMCR3.PRSO. The RXP CPU Queue
overlaps with another SDRAM queue due to an invalid EMI Start Address setting.
The combination of ECRCSL = 1 and ECRCIE = 1 forces G.GSR1.EMIS = 1.
ECWCSL
[5] rls-crw-i3
Ethernet to CPU Write Check Status Latch = “1” indicates one or more SDRAM
Write operations were invalid due to EMI.BMCR3.PRSO. The RXP CPU Queue
overlaps with another SDRAM queue due to an invalid EMI Start Address setting.
The combination of ECWCSL = 1 and ECWCIE = 1 forces G.GSR1.EMIS = 1.
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