19-4750; Rev 1; 07/11 85 of 194 G. Field Name Addr (A:) Bit [x:y] Type Description MBCDE [3:2] rwc-_-_ M Bit Cha" />
參數(shù)資料
型號： DS34S132GN+
廠商： Maxim Integrated Products
文件頁數(shù)： 179/194頁
文件大小： 0K
描述： IC TDM OVER PACKET 676-BGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
電路數(shù)： 1
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 676-BGA
供應商設備封裝： 676-PBGA（27x27）
包裝： 管件
其它名稱： 90-34S13+2N0
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
85 of 194
G. Field
Name
Addr (A:)
Bit [x:y] Type
Description
MBCDE
[3:2] rwc-_-_
M Bit Change Detect Enable = “1” enables M-bit change detection for all
Bundles. Each M-bit can be enabled individually.
FBCDE
[1:0] rwc-_-_
Fragmentation Bit Change Detect Enable = “1” enables F-bit change detection
for all Bundles. Each F-bit can be enabled individually.
GRCR.
A:0008h
Global Reset Control Register. Default: 00.00.07.FEh
RSVD
[31:11]
Reserved.
CCRSTDP
[10]
Reserved.
DRSTDP
[9]
Reserved.
SCRSTDP
[8]
Reserved.
MRSTDP
[7]
Reserved.
EMARSTDP
[6]
Reserved.
TERSTDP
[5]
Reserved.
TDRSTDP
[4]
Reserved.
TPIRSTDP
[3]
Reserved.
RPIRSTDP
[2]
Reserved.
RSTDP
[1] rwc-_-_
Global Datapath Reset selects the internal global datapath reset state (CPU
programmed control registers are not reset by this function, but should be re-
programmed to insure S132 functions properly after performing this reset).
0 = Normal operation
1 = Force Data Path to default state (must be “1” > 100ns; similar to RST_N = 0)
RST
[0] rwc-_-_
Global Reset selects the reset state for the internal global datapath, status and
control registers. The Bundle (B.), Timeslot Assignment (TSAn.m.), TXP SW CAS
(TXSCn.) and Xmt SW CAS (RXSCn.) registers are not reset by this. However,
these registers should be considered to be reset and reloaded after de-assertion
of this reset. This reset function is similar to the reset for the RST_N pin.
0 = Normal operation
1 = Force internal registers to their default values (must be high > 100ns)
CCR.
A:000Ch
CLAD Control Register. Default: 0x00.00.00.78
RSVD
[31:7]
Reserved.
FS
[6:3] rwc-_-_
Frequency Select selects the CLAD input clock rate. The CLAD input clock can
be sourced from the REFCLK or CMNCLK pins (selected using G.CCR.SCS).
0000b = 5 MHz
0101b = 13 MHz
1001b = 25 MHz
0001b = 5.12 MHz
0110b = 19.44 MHz
1010b = 38.88 MHz
0010b = 10 MHz
0111b = 20 MHz
1011b = 77.76 MHz
0011b = 10.24 MHz 1000b = 20.48 MHz
11xxb = 155.52 MHz
0100b = 12.8 MHz
LCE
[2] rwc-_-_
LIU Clock Enable = “1” enables LIUCLK. “0” disables LIUCLK PLL and output.
LCS
[1] rwc-_-_
LIU Clock Select selects the LIUCLK output rate.
0 = 1.544 MHz output clock
1 = 2.048 MHz output clock
SCS
[0] rwc-_-_
Synthesis Clock Select selects the CLAD input clock source.
0 = REFCLK input
1 = CMNCLK input
ECCR1.
A:0010h
Ethernet Conditioning Configuration Register 1. Default: 0x00.00.00.00
ECOA
[31:24] rwc-_-_
Ethernet Conditioning Octet A. TXP Ethernet Conditioning Octet A
ECOB
[23:16] rwc-_-_
Ethernet Conditioning Octet B. TXP Ethernet Conditioning Octet B
ECOC
[15:8] rwc-_-_
Ethernet Conditioning Octet C. TXP Ethernet Conditioning Octet C
ECOD
[7:0] rwc-_-_
Ethernet Conditioning Octet D. TXP Ethernet Conditioning Octet D
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PDF描述
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DS34T101_08 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip
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